Патенты с меткой «памяти»

Номер патента: 986198

Опубликовано: 30.03.1985

Авторы: Васильев, Воронов, Елинсон, Степанов, Шевченко

МПК: G11C 11/40

Метки: однократным, памяти, программированием, элемент

...в виде тонкого диэлектрического слоя, толщина которого определяется напряжением пробоя диэлектричес- кого слоя, а диэлектрический слой выполнен из ЫО, толщина которого не должна превышать 50 нм.Схематический вид элемента памяти приведен на фиг. 1.Описываемын элемент памяти с однократным программированием содержит полупроводниковую подложку (кремний р-типа) 1, эпитаксиальный полупроводниковый слой обратного подложке типа проводимости (кремний и-типа) 2, вторую управляющую шину 3 (вырожденный кремний и-типа), защитный диэлектрический слой 4 (БхО), области изолирующего элементы р-и-перехода 5 (кремний р-типа), тонкий (10 нм) диэлектрический слой 6 (ВО), первую управляющую шину 7 (А 1). Приведенный вид элемента соответствует исходному (до...

Номер патента: 1148046

Опубликовано: 30.03.1985

Авторы: Бородин, Мельников

МПК: G11C 7/00

Метки: выборки, импульсов, информации, памяти, формирователь

...с базойвыходного 11-1 з-П-транзистора и черезсоответствующий резистор с общейшиной, эмиттер выходного и П-транзистора является выходом усилителя,коллекторы входного и выходноготранзисторов являются входами усителя,источника опорного напряжения рав,на примерно 3,3 В.формирователь импульсов выборки информации из памяти работает следующим образом.На первую шину 5 питания подают стабилизированное или выпрямленное напряжение с номиналом +9 В. На вторую шину 6 питания подают стабиЪ лизированное или выпрямленное напряжение с номиналом более +6,3 В. На шину 8 опорного напряжения подают стабилизированное напряжение с номиналом около +5,7 В, Ключ 14 в исходном состоянии открыт, и напряжение на выходе формирователя равно нулю. В исходном...

Номер патента: 1149312

Опубликовано: 07.04.1985

Авторы: Колтыпин, Новик, Федоров

МПК: G11C 29/00

Метки: микросхем, оперативной, памяти

...входы - к шине нулевого потенциала, вход элемента регулируемой задержки соединен с выходом третьего элемента И, второй вход которого подключен к выходу третьего триггера, третий вход и группа входов третьего элемента И подключены к соответствующим выходам счетчика, счетный вход третьего триггера соединен с одним из выходов коммутатора.На фиг, 1 приведена структурная схема предлагаемого устройства; на фиг. 2 временные диаграммы работы устройства на примере динамического ОЗУ емкостью 16 кх 1 (64 кх 1).Устройство состоит из генератора 1 импульсов, первого элемента И 2, счетчика 3 с количеством разрядов и + К + 2, где ив количество адресных входов, К - количество информационных разрядов (для ОЗУ 16 кх 1 п = 14, К = 1), элемента 4...

Номер патента: 1151969

Опубликовано: 23.04.1985

Авторы: Бабанин, Егоров, Пеньков, Петров, Солоницын, Типикин

МПК: G06F 11/08

Метки: защиты, ошибок, памяти

...буферной памяти БКС сра". зу же поступают в блок 4 формирования синдромов, в котором за 37 тактов параллельно вычисляются по девять синдромов для каждого БКС.Блок 5 вычисления определителей (фиг. 4) поочередно обрабатывает каж - дое БКС в отдельности, Для каждого БКС вычисляются значения главного и частных определителей линейной системы уравнений, коэффициенты по" линома ошибок, и проводится быстрая классификация типов ошибок, в резуль тате которой формируются массивы выводимых данных. В конце цикла работы блока 5 из его памяти считываются значения тех определителей и коэффициентов полинома ошибок, которые соответствуют имеющемуся в обработанном БКС числу ошибок.Определители вычисляются для известной линейной системы...

Номер патента: 1151974

Опубликовано: 23.04.1985

Авторы: Букатин, Екимов, Чебатко, Яблонский, Ялин

МПК: G06F 12/00

Метки: доступа, памяти

...к группе информационных вьиодов блока, управляющий вход регистра подключен 25 к управляющему входу блока, выходы регистра подключены к входам узла приоритета, выходы которого являются выходами приоритетности блока.На фиг. 1 изображена структурная 30 схема системы доступа к памяти; на фиг. 2 - структурная схема буферного регистра данных на фиг. 3 - струк)туриая схема блока обработки запросов; на фиг. 4 - структурная схема блока индивидуального управления, иа фиг. 5 - пример конкретной реализации узла приоритета.Система доступа к памяти содержит , М процессоров 1, 1( блоков 2 памяти, 40М мультиплексоров 3 данных, В буферных регистров 4 данных, 1( мультиплексоров 5 адреса, 1( регистров 6 адреса, 1( блоков 7 обработки запросов, 1(...

Номер патента: 1152034

Опубликовано: 23.04.1985

Авторы: Едигарян, Минасянц

МПК: G11C 11/406

Метки: динамической, информации, памяти, регенерацией

...адресными выходами устройства, одни входы мультиплексора соединены с одними входами блока сравнения и выходами счетчика адреса регенерации, а другие входы подключены к другим входам блока сравнения и являются адресными входами устройства, введены элемент И и первый элемент И-НЕ, причем первый прямой вход элемента И-НЕ соединен с выходом блока сравнения, второй инверсный вход - с третьим выходом блока синхронизации, а выход подключен к третьему ,входу блока синхронизации и первому входу элемента И, второй вход которого соединен с пятым выходом блока синхронизации, а выход - с входом счетчика адреса регенерации.Кроме того, блок синхронизации содержит счетчик, выход которого соединен с первыми инверсными входами блока анализа...

Номер патента: 1152035

Опубликовано: 23.04.1985

Авторы: Озеров, Финаревский

МПК: G11C 11/14

Метки: доменной, памяти

...5подключен к выходу дешифратора 6,а вход установки счетчика 5 подключенк счетному входу счетчика 10 адресапроцедуры и к входу элемента ИЛИ 11,Второй вход элемента ИЛИ 11 подключенк выходу элемента И 8. Выход элемента ИЛИ 11 подключен к тактовомувходу триггера 12, выход которогосоединен с входом элемента И 8, Выходы счетчика 10 подключены к адреснымвходам БПП 1, а старшие адресныевходы БПП 1 подключены к управляющейшине,Для управления работой микросборокЦМД необходимо подавать на их входын определенной последовательностифункциональные сигналы, сформированные по длительности и фазе включения(сигналы подаются н определеннуюФазу поворота вектора напряженностиэлектромагнитного поля, продвиженияЦМД).Весь процесс управления работойЗУ на ЦМД...

Номер патента: 1152043

Опубликовано: 23.04.1985

Авторы: Горбенко, Николаев

МПК: G11C 29/00

Метки: защиты, памяти

...блок элементов И, причем вход накопителя подключен к выходу регистра 55 адреса, вход которого является адресным входом устройства, выходы накопителя соединены с входами регистра числа, первый выход которого подключен к одному входу блока элементов И, выход которого является информационным выходом устройства, второй выход регистра числа соединен с первым входом блока сравнения, один выход которого подключен к другому входу блока элементов И, другой выход блока сравнения является контрольным выходом устройства, введены дополнительный регистр и элемент И, причем третий выход регистра числа подключен к одному входу элемента И, другой вход которого является первым управляющим входом устройства, выход элемента И соединен с первым...

Номер патента: 1153357

Опубликовано: 30.04.1985

Авторы: Баранов, Барановский, Поплевин, Проворов, Савостьянов

МПК: G11C 7/00

Метки: блоков, выборки, информации, памяти

...истокам первого и второго транзисторов,1 15335 ВНИИПИ. Тираж 584 аказ 2511/42офисное Изобретение относится к электронной технике и может быть использовано при построении микромощныхинтегральных схем запоминающихустройств на дополняющих .МДПтранзисторах,Цель изобретения - снижениепотребляемой мощности устройства,На чертеже представлена принципиальная электрическая схема уст- Оройства,Устройство содержит первыйвторой 2, третий 3 МДП-транзисторыпервого типа проводимости, четвертый 4 и пятый 5 1 ЩП-транзисторы 5второго типа проводимости, первый 6и второй 7 выходы устройства,разрядные выходы 8 и 9, первый10 и второй 11 входы записи, ад -ресный вход 2 устройства, выход 2013 инвертора, шину 14 питания иобщую шину 15,Устройство выборки...

Номер патента: 1156043

Опубликовано: 15.05.1985

Авторы: Малков, Троицкий

МПК: G06D 1/02

Метки: памяти, пневматическое

...21.На схеме (фиг. 1) инверсный выход 8 каждого распределителя соединен с камерой управления 5 следующего распределителя и с входом 11предыдущего распределителя. Вход 11последнего распределителя 4 соединенс каналом питания. Такая схема обеспечивает последовательное появлениевыходных сигналов у = в выходныхканалах 13 - 16 при последовательнойподаче входных сигналов я =1 в канаьлы 17 - 20.Устройство работает следующимобразом.При подаче давления питания и сигнала в канал 12 схема устанавливается1в исходное положение, показанноена фиг, 1, так как сигналы "1"проходят в камеры управления 5 всехраспределителей.После снятия сигнала в канале 12подается входной сигнал з =1 в канал 17, который вызывает переключение распределителя 1 и формированиев...

Номер патента: 1156136

Опубликовано: 15.05.1985

Авторы: Бочков, Однолько

МПК: G11C 7/00

Метки: блоки, выборкой, записи, информации, памяти, произвольной

...с неинвертируюшим входом вто 5 10 15 20 25 30 35 40 45 50 рого двухтактного каскада, со стоком второго разряжающего транзистора 18 и с одной обкладкой второго ускоряющего конденсатора 20, вторая обкладка которого соединена с прямым входом данных 3.В качестве узла разрешения записи может служить схема, представляющая собой два последовательно включенных двухтактных каскада, где неинвертирующий вход первого каскада является первым входом узла разрешения записи, инвертируюший вход первого и неинвертирующий вход второго каскада объединены и являются вторым входом узла разрешения записи, выход второго каскада является выходом схе. мы разрешения записи.Устройство работает следующим образом.В исходном состоянии на входе сброса 1 -...

Номер патента: 1160409

Опубликовано: 07.06.1985

Автор: Николайчук

МПК: G06F 9/36

Метки: адресации, памяти

...дешифратора команд подключенык входам элемента ИЛИ, выход которого подключен к первому входу вторсго элемента И, второй вход которого подключен к входу начала циклаустройства, выход второго элемента И подключен к синхровходу триггера, выход которого через элементзадержки подключен к первому входупервого элемента И, второй входкоторого подключен к входу началацикла устройства, выход первогоэлемента И подключен к входу устаногки в "0" триггера. На чертеже представлена схемаустройства для адресации памяти.Устройство содержит коммутатор1, дешифратор 2 адреса, регистры3 и 4, выход 5 дешифратора адреса,дешифратор 6 команд, элемент ИЛИ 1,элементы И 8 и 9 триггер 10 иэлемент 11 задержки. Устройство работает следующим образом.Предположим, что 1...

Номер патента: 1160410

Опубликовано: 07.06.1985

Авторы: Иванов, Чулошников

МПК: G06F 9/36

Метки: адресации, памяти

...адреса, входрегистра. младших разрядов адресасоединен с выходом счетчика младшихразрядов адреса, выходы регистровмладших и старших разрядов адресаявляются группой выходов устройства,введены элемент задержки, элементИЛИ и элемент И, первый вход которого соединен с трактовым входом устройства и первым входом элементаИЛИ, выход которого соединен со счетным входом счетчика младших разрядовадреса, выход переноса которого соединен со счетным входом счетчикастарших разрядов адреса, выходы счетчика младших разрядов адреса подключены к младшим разрядам второго входа схемы сравнения, установочные входы счетчика младших разрядов адресаи счетчика соединены с выходом регистра начала массива, входы управлениязаписью счетчиков старших и...

Номер патента: 1160424

Опубликовано: 07.06.1985

Авторы: Зеленко, Панов, Попов

МПК: G06F 12/00

Метки: доступом, общей, памяти

...соединены с адресным выходом устройства, группа входов записи устрбйства подключена к вторым входам элементов И второй группы, 1 О выходы которых соединены с управляюзими входами входных регистров группы и информационными входами Э-триггеров группы, группа входов считыва,ния устройства подключена к вторым 15 входам элементов И третьей группы, выходы которых соединены с управляющими входами выходных шинных формирователей, информационные входы входных регистров группы подключены к группе информационных входов устройства, выходы входных регистров группы соединены с инФормационными входами шинных формирователей второй группы, выходы элементов И первой группы ф 5 соединены с управляющими входами информационных регистров группы и...

Номер патента: 1160474

Опубликовано: 07.06.1985

Авторы: Акопов, Маркарян, Чахоян

МПК: G11C 29/00

Метки: информации, кодирования, оперативной, памяти

...поступившей с входов 16.1-16.64 на его входы 18.1-18.64 согласно Н матрице, описанной в таблице. В таблице буквами К - Кз отмечены строки, согласно которым происходит формирование восьми контрольных разрядов на выходах 19.1 19,8 элементов 24,1-24.8 сложения по модулю два генератора 11. Каждое ПЗУ 23.1-23.8 в генераторе 11 производит кодирование согласно подматрице 1 информации, установленной на адресных шинах. Тогда для формировапия контрольного разряда на выходе 19,1 элемента 24.1 сложения по модулю два подаются согласно таблице на входы элемента 24 . 1 сложения по модулю два первый выход 25.1 первого ПЗУ 23.1 (соответствующего подматрице 1), шестой выход 28.6 четвертого ПЗУ 23.4 (соответствующего подматрице 1 Ч), пятый выход 29.5...

Номер патента: 1161944

Опубликовано: 15.06.1985

Авторы: Беспалов, Будовский, Мельник

МПК: G06F 11/28

Метки: адреса, зон, модификации, отладке, памяти, программ

...третий выход коммутатора соединен с входомрегистра исходного базового адреса, 40выход которого соединен с первымвходом схемы сравнения и первым входом третьего элемента И, выход регистра фиксированного базового адреса соединен с вторым входом схемы , 45сравнения, выходы равенства и неравенства которой соединены соответственно с первым входом четвертогоэлемента И и вторым входом третьегоэлемента И, вход установки присвоенного базового адреса устройства соединен с информационным входом регистра присвоенного базового адреса,выход которого соединен с вторымвходом четвертого элемента И, выходытретьего и четвертого элементов Исоединены соответственно с первыми вторым входами второго элемен- .Выход числа и младших разрядовадреса коммутации...

Номер патента: 1161946

Опубликовано: 15.06.1985

Авторы: Волчатов, Карбовский

МПК: G06F 13/00

Метки: доступом, памяти

...1- сигнал от внешней памяти в блока коммутации о завершении обмена с К -м подканалом ф внешней памяти; 1 - сигнал, поступающий натретий вход устройства;- сигнал, поступающий по четвертому входу устройства, на обмен с 1-и подканалом внешней памяти;43- сигнал, поступающий на первый вход устройства; 1 - сигнал, поступающий по второму входу устройства на обмен с 1-м подканалом внешней памяти; 1, - сигнал от внеш-ф 0 ней памяти в блок коммутации о завершении обмена с 1-м подканалом внешней памяти.Устройство содержитпервый ивторой блоки 1 и 2 контроля, первый и вто- фф рой блоки 3 и 4 анализа, первый регистр 5, первый, второй и третий блоки 6, 7 и 8 памяти, первый в четверт 46 4дешифраторы 9-12, второй регистр 13, К 5 -триггер 14, первый и...

Номер патента: 1161989

Опубликовано: 15.06.1985

Автор: Костюк

МПК: G11C 11/40

Метки: варианты, ее, информации, озу, памяти, хранением, энергонезависимым, ячейка

....памяти может быть применен любой изизвестных вариантов, используемыйв динамических, статических иликвазистатических ячейках памяти ОЗУ,вплоть до самого простого из них -ИДП-емкости. Необходимо только соблюсти следующее приближенное соотношение:Сз прс 1,1-2) В где С, - емкость затвора ИНОП-транзистора;С - емкость узла хранения поутенциала,"- напряжение программирования,Конструкция адресного формирователи, используемого как для записи,так и для считывания, может иметьили отдельные транзисторы записи исчитывания информации, или в простейшем случае один общий ИДП-транзистор, выполняющий обе функции,На фиг. 1 представлены ячейкипамяти по первому и второму вариантамф на фиг. 2 - то же, принциниальная электрическая схема на фиг. 3...

Номер патента: 1161991

Опубликовано: 15.06.1985

Автор: Алексеев

МПК: G11C 29/00

Метки: диагностического, памяти

...дефектного элемента памяти, берется сигнал с выхода элемента 7 равнозначности, на одни входы которого с блока 2 поданы для сравнения коды адреса и команды, в которых был сбой, а на другие входы - текущие коды тестовой команды и вырабатываемых блоком 3 вида обращения, информациии адреса ячейки. При этом сигналравнозначности возникает раньшепоявления соответствующих выходных,сигналов этого такта на выходахформирователя 4 и сигнала с соответствующей ячейки памяти, что удобно для организации синхронизации при анализе сигнала. Продолжительность работы в циклическом режиме определяется временем, необходимым для анализа формы и положения сигналадефектной ячейки памяти.Для фиксации адреса и условийсбоя следующей дефектной ячейкипамяти с...

Номер патента: 1161992

Опубликовано: 15.06.1985

Автор: Савельев

МПК: G11C 29/00

Метки: оперативной, памяти

...к одним из входов усилителей 19 считывания и кпервому входу второго элемента ИЛИ13. Другие входы усилителей 19 считывания подключены к третьим выходам20 устройства, а выходы - к входамблока 7 индикации. Выход первогоэлемента И 8 подключен к второмувходу третьего элемента ИЛИ 14,выход которого подключен к входамвторого счетчика 11, к третьему входу второго элемента ИЛИ 13 и к счетному входу третьего счетчика 12,первый выход которого подключен квторым входам элементов И 4 второйгруппы, второй выход - к вторым входам элементов И 5 третьей группы,атретий выход третьего счетчика 12подсоединен к второму входу второгоэлемента И 9,Динамический режим контроля оперативной памяти заключается в снятии. области устойчивой работы сначала при...

Номер патента: 1161993

Опубликовано: 15.06.1985

Авторы: Бабкин, Самарин, Ченцова

МПК: G11C 29/00

Метки: блоков, оперативной, памяти

...дополнительного элемента И, другой вход которого является первым входом блока, выход второго дополнительного элемента И подключен к входам формирователей импульсов группы, первые выкоды которых подключены к входу делителя частоты, вторые выходы - к второму входу первого дополнительного элемента И, третьи выходы являются другим выходом блока, а первый и второй входы третьего счетного триггера являются вторым входом блока, вьР- ход формирователя сигналов сброса подключен к третьему входу третье 1161993го счетного триггера, выход датчика тестовых сигналов подключен квходам буферного регистра,На чертеже представлена Функциональная схема устройства 3для контроля блоков оперативнойпамяти.Устройство содержит блок 1управления, соединенный с...

Номер патента: 1163354

Опубликовано: 23.06.1985

Авторы: Высочина, Копытов, Солод

МПК: G11C 7/00, G11C 8/00, H03K 19/20 ...

Метки: адресных, блоков, памяти, сигналов, формирователь

...на транзисторах 1 и 2 является входомформирователя, а выход подключенк затвору верхнего транзистора 7 парараэного усилителя, затвор транзис.тара 8 которого соединен с входом формирователя. Выход парафазного усилителя соединен с входом третьего инвертора (эатвор транзистора 6) и систоком транзистора ключевого элемента 10, затвор которого подключенк выходу третьего инвертора на транзисторах 5 и 6, а сток - к входувторого инвертора на транзисторахЪ и 4 и к истоку и затвору нагрузочного элемента на транзисторе 9с обеднением заряда.Формирователь работает следующим образом.При поступлении навход схемысигнала с уровнем логического нуля,транзисторы 2 и 8 закрываются и назатворетранзистора 6 устанавливается положительный потенциал. Тран 1...

Номер патента: 1163356

Опубликовано: 23.06.1985

Авторы: Прокопенко, Сидоренко, Тальнова, Хцынский

МПК: G11C 11/40

Метки: памяти, элемент

...транзистор 13 остается в исходном состоянии, т.е. в состояпии низкопорогового напряжения, что соответствует хранению истинного сигнала. При этом пятый нагруэочный транзистор 5 закрыт, так как на его истоке высокий потенциалТеперь на адресную шину 16 прямого сигнала поступает ложный сигнал, т.е, потенциал "Лог, 0". Так как .на шину 15 записи подается напряжение программирования, то первый ключевой транзистор 6 закрывается и на его стоке устанавливается высокий потенциал, который, поступая на затвор управляющего транзистора 12, открывает его и через открытые зарядный транзистор 11, управляющий транзистор 12 протекает ток записи запоминающего транзистора, так как на затворе запоминающего транзистора 13 по-прежнему через открытый...

Номер патента: 1164718

Опубликовано: 30.06.1985

Авторы: Волоско, Лысков, Рахов, Савченко

МПК: G06F 12/00, G11C 7/08

Метки: блоком, памяти

...29подключены к входу 19 и выходу 22распределителя 4, а его входы 18и 9 соединены соответственно с выходами 21 и 20. Временная диаграмма сигналов на входах 18 и 19 и выходе 22 распределителя 4 приведенана фиг. 2 б,На фиг. 3 дан пример выполнениякоммутатора 5 режима, содержащегоэлементы И 30-37 и элементы ИЛИ 38и 39.Устройство обеспечивает работув режимах "Запись", "Считывание","Выборка", "Контроль информации"и работает следующим образом.В режиме "Затясь" из контроллера АИС (не показан) по линии 3на вход коммутатора 5 поступаетсигнал, соответствующий режиму"Запись"При этом на выходах 5и 17, коммутатора 5 появляются управляющие потенциалы, которые поступают на вход ключа 27 и черезэлемент 10 - на вход счетчика 7,подготавливая их к...

Номер патента: 1164787

Опубликовано: 30.06.1985

Авторы: Братов, Кравченко, Старосельский, Суэтинов

МПК: G11C 11/40

Метки: варианты, его, памяти, элемент

...нуля, не меняя потенциала другойразрядной шины. При этом отпирается переход затвор-сток соответствующего транзистора связи и проис"ходит опрокидьвание триггера. Еслисигнал выборки отсутствует, то обатранзистора связи 11 и 12 остаются 20закрытыми, а запись не происходит.Элемент памяти по второму варианту (фиг.2) содержит триггер натранзисторах 1 и 2, истоки которыхподключены к первому входу триггера 3, соединенному со словарнойшиной 4, а стоки - к прямому 5 иинверсному 6 выходам триггера соответственно, к которым подключенытакже затворы транзисторов 2 и 1 зОсоответственно, и объединенные затвор и исток нагрузочных нормальнооткрытых транзисторов 7 и 8 соответственно, подключенных стоками квторому входу триггера 9, соединен 35ному с...

Номер патента: 1166180

Опубликовано: 07.07.1985

Авторы: Бородин, Мельников, Паращук, Цурпал

МПК: G11C 17/00, G11C 29/00

Метки: варианты, его, микросхем, памяти

...с общей шиной.На фиг. 1 представлена функциональная схема устройства, первый вариант; на фиг, 2 - функциональная схема устройства, второй вариант; на фиг. 3 - функциональная схема одного формирователя контрольных каналов; на фиг. 4 - 7 представлены эквивалентные схемы, используемые при контроле микросхемы памяти: проверка уровня Лог, О для микросхемы с выходом типа открытый коллектор, проверка условия Лог. 1 для того же выхода, проверка уровня Лог О для микросхемы с выходом типа три состояния, проверка уровня Лог. 1 для того же выхода.Устройство для контроля микросхем памяти по первому варианту (фиг. 1) содержит группу компараторов 1, группу формирователей 2 четности, выходы которых являются информационными выходами 3 устройства, регистр...

Номер патента: 1167660

Опубликовано: 15.07.1985

Авторы: Васильковский, Козлов, Тверсков

МПК: G11C 29/00

Метки: памяти

...обнаружения ошибок является информацион цым входом устройства, введены триггер, элемент ЗАПРЕТ и счетчик, выход которого соединен с первым входом триггера, выход которого соединен с первым входом элемента ЗАПРЕТ, второй вход которого подклю 5 10 15 20 25 30 35 40 45 50 55 чен к выходу счетчика, а выход - к второму входу регистра сдвига, третий вход элемента ЗАПРЕТ, вход счетчика и второй вход триггера являются управляющим входом устройства.На фиг. 1 изображена функциональная схема устройства для контроля памяти; на фиг. 2 - временная диаграмма его работы; на фиг. 3 - функциональная схема элемента ЗАПРЕТ; на фиг. 4 - временная диаграмма его работы.Устройство для контроля памяти содержит (фиг. 1) регистр 1 сдвига, сумматор 2 по модулю...

Номер патента: 1169017

Опубликовано: 23.07.1985

Авторы: Бруевич, Воробьев, Куликов, Кустов

МПК: G06F 9/00, G11C 7/22

Метки: памяти, синхронизации

...плеча последнего высокий уровень напряжения выдается на выход 28 устройства как признак конца настройки,Если в процессе тестирования обнаружена ошибка, отрицательный импульс поступает на вход 26, Так как его выдача происходит при первом ошибочном считывании, то обшее количество обращений 5 10 15 20 35 40 45 50 55 к накопителю от начала тестирования до появления импульса на входе 26 может быть сокращено до двух, Необходимо, однако, учесть, что ошибка может возникнуть вследствие случайного сбоя, а не из-за отсутствия достаточных временных задержек между синхронизирующими сигналами, Поэтому с приходом первого импульса на вход 26 происходит запоминание факта сбоя, временная диаграмма ЗУ не меняется, а тести рова ние накопителя...

Номер патента: 1169019

Опубликовано: 23.07.1985

Авторы: Бурик, Кис, Псарев, Тищенко

МПК: G11C 11/00

Метки: блоков, источнику, памяти, питания, подключения

...функциональная схем а устройства для переключения блоков памяти.Схема содержит основные 1 и дополнительные 2 блоки памяти, управляющий вход 3 устройства, шину 4 питания, дополнительный ключ 5, дешифратор 6, элементы И 7 первой группы, элементы И 8 вто-, г, цы 9 первой группы, триггеры 1 О второй группы, ключи 11 первой группы, ключи 12 второй группы, адресные входы 13 и входы 14 устройства.Устройство может работать в трех режимах: с основными блоками 1 памяти; с дополнительными блоками 2 памяти; с замещением отказавших основных 1 на дополнительные 2 блоки памяти (количество замегцецных разрядов 1 - и, где п - количество разрядов) .Прц подготовке к работе питание с шины 4 подастся ца ключи 5, 11 и 12. При наличии сигнала на входе 3...

Номер патента: 1170513

Опубликовано: 30.07.1985

Авторы: Мхатришвили, Николаева, Савельев, Самойлов

МПК: G11C 29/00

Метки: памяти, полупроводниковой

...счетчик 18, служащий для подсчета числа этапов, четвертый 19 ипятый 20 счетчики, служащие для подсчета соответственно числа обращенийи числа циклов, третью группу элементов И 21, Устройство имеет входы 22и 23 и выходы 24-27. Устройство такжесодержит регистр 28 адреса.Блок 14 управления (фиг,2) содержит элементы И 29-35, формирователь36 сигналов и элемент ИЛИ 37.Условимся далее понимать следующимобразом термины: режим - некотораяпоследовательность обращений к контролируемому ЗУ для записи или считы 40вания с формированием заданной конт-.рольной последовательности и определенным порядком .перебора адресов,например, Попарное считывание","Попарная запись-считывание"; исход"45ный контрольный код - некоторыйпроизвольный набор 1 и 0 с...