Устройство для управления доступом к памяти

)10 0 Й АНИЕ ИЗОБРЕТЕН АВТОРСНОМЪГ СВИДЕТЕЛЬСТВ(21) 3540214/24-24 (22) 11.01.83 (46) 15,06.85, Бюл. (72) В.А.Волчатов и (53) 681327.21(088 (56) Патент Франции кл. С Об Г 15/16, 1Авторское свидет В 750490, кл. С 06 ф 22И.Н.Карбовск8) Хф 212383 4.ьство СССР 3/06, 1980 ДЛЯ УПРАВЛЕ- содержащее т задержки, формирова- чающееныйства,чен ретьим входам перв вто одкл го део бловходо иств рвогорые вхоменые вх третУДАРСТВЕННЫИ НОМИТЕТ С ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТН(54)(57) 1, УСТРОЙСТВО НИЯ ДОСТУПОМ К ПАМЯТИ, блок коммутации, элеме первый, второй и трети тели сигналов, о т л и е с я тем, что, с целью повышениябыстродействю за счет сокращениявремени ожидания обменов, оно содержит первый и второй блоки контроля, первый и второй блоки анализа, первый, второй, третий и четвертый дешифраторы, первый, второйи третий блоки памяти, первый и второй регистры, первый, второй, третий и четвертый элементы ИЛИ, третьи входы первого и второго дешифраторов, первые входы второго итретьего элементов ИЛИ объедини являются первым входом устровыход второго элемента ИЛИ подклюго и третьего блоков памяти, в ход т етьего элемент чен к третьему входу четвешифратора, первый вход перка контроля является вторым и второго дешифраторов, вто ды второго и четвертого эле тов ИЛИ объединены и являют тьим входом устройства, вых вертого элемента ИЛИ подключен квторому входу четвертого дешифратора, первый вход второго блокаконтроля является четвертым входомустройства первые выходы первогои второго блоков контроля объединены и подключены к первому входувторого формирователя сигналов,вторые выходы первого и второго блоков контроля подключены к первымвходам первого и второго блокованализа соответственно, первый выход первого блока анализа подключенк первому входу первого блока памяти, первый выход которого подключен к второму входу второго формирователя сигналов и третьему входу второго блока анализа, первый выход которого подключен к первому входу второго блока памяти, первый выход которого подключен к третье.му входу второго формирователясигналов и третьему входу первого блока анализа, вторые выходы первого и второго блоков анализа. объединены и подключены к первому входутретьего блока памяти, первый выходкоторого подключен к первому входублока коммутации, первый выход которогоподключен к первому входу первого регистра, второй выход которогоподключен к второму входу блока коммутации и первому входу второго дешифратора, первый выход первого регистраподключен к первому входу первого дешифратора, первый выход второго де-шифратора подключен к второму входувторого блока анализа, третьему входу второго регистра, третьему входупервого блока контроля и первомувходу первого формирователя сигналов, 11 второй выход второго дешифратора подключен к второму входу первого блока анализа, второму входу второго регистра, третьему входу второго блока контроля и второму входу первого формирователя сигналов, первый выход первого дешифратора подключен к первому входу первого блока памяти, второй выход которого подключен к второму входу "третьего формирователя сигналов и первому входу четвертого элемента ИЛИ, второй выход первого дешифратора подключен к первому входу второго блока памяти, второй выход второго блока памяти подключен к третьему входу третьего формирователя сигналов и второму входу третьего элемента ИЛИ, второй выход блока коммутации подключен к первому входу второго регистра, второму входу первого регистра, первому входу третьего формирователя сигналов и входу элемента задержки, первый выход второго регистра подключен к третьему входу третьего дешифратора, второму входу первого блока контроля, третьему входу третьего элемента ИЛИ, и первому входу первого элемента ИЛИ, выход которого подключен к вторым входам первого, второго и третьего блоков памяти, вто 61946рой выход второго регистра подключен к второму входу третьего дешифратора, второму входу второго блокаконтроля, третьему входу четвертогоэлемента ИЛИ и второму входу первогоэлемента ИЛИ, первый выход третьегоцешифратора подключен к первому вхопу первого блока анализа, второй,выход третьего дешифратора подключенк первому входу второго блока анализа, выходы первого, второго и третьего формирователей сигналов объединены и подключены к первому входучетвертого дешифратора, первый и второй выходы которого являются первыми вторым выходами устройства соответственно, выход элемента задержкиподключен к первому входу третьегодешифратора.2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок анализа содержит два элемента И и Й 5 -триггер, выходы элементов И являются первым и вторым выходами блока соответственно, их первые входыявляются. первым входом блока, а вторые подключены к соответствующимвыходам Р 5 -триггера, первый и. второй входы которого являются соответственно вторым и третьим входами блока.Изобретение относится к автомати-, ке и вычислительной технике и может быть использовано для организации ввода-вывода информации на общую внешнюю память из двух электронно вычислительных машин (ЭВМ).В настоящее время некоторые авто. матизированные системы управления (АСУ) народным хозяйством включают в свой состав вычислительный комплекс (ВК) из двух ЭВМ, сопряженный с другими подсистемами, По этим подсистемам в ЭВМ поступает большой объем информации, который заносится на общий внешний накопитель а по мере необходимости может считываться любой ЭВМ. Создание таких вычислительных комплексов приводит к увеличению производительности и повышению эффективности использования ресурсов как ВК, так и АСУ,Цель изобретения - повышение быстродействия устройства за счет сокращения времени ожидания обменов и сокращение объема аппаратных средств.На фиг. 1 представлена блок-схема предлагаемого устройства для управления доступом к памяти; на фиг. 2 - логическая схема работы устройства управления по запросу на обмен с внешней памятью (2 а) и по сигналу о завершении обмена с внешней памятью (2 б), поясняющая принцип функционирования устройства; на фиг. 3 - временная диаграмма состояния триггеров, поясняющая работу устройства управления,11619 10 На фиг. 2 - приняты следующие обозначения: 1 - признак занятос 1ти канала внешнего накопителя первой ЭВМ; 1 - признак занятости канала внешнего накопителя второй1 ЭВМ; Х - признак ожидания канала внешнего накопителя первой ЭВМ;- признак ожидания канала внеш 2него накопителя второй ЭВМ;2 (1( 1к ) - признак занятости 1 -го подканала.На диаграмме (фиг. 3) верхняя ось Т есть ось времени, а остальные оси помечены номерами блоков блок-схемы (фиг, 1), На каждой оси, йомеченной номерами блоков, заштрихован интервал времени, соответствующий пребыванию К 5 -триггера этого блока в состоянии "1", Моменты 1 , помеченные вертикальными20 стрелками на оси времени, соответствуют следующей последовательности событий:1, -сигнал, поступающий на первый вход устройства; 1 - сигнал, поступающий по второму входу25 устройства, на обмен с 1-м подканалом внешней памяти; 1 з - сигнал, поступающий на третий вход устройства;- сигнал, поступающий по четвертому входу устройства, на обмен с 1-м подканалом внешней памяти;З 0- сигнал, поступающий на третий вход устройства; 1 - сигнал, поступающий по четвертому входу устройства, на обм"н с К-м подканалом внешней памяти; 11 в сигнал от внешней З 5 памяти в блок коммутации о заверше- нии обмена с 1-м подканалом внешней памяти; 1- сигнал от внешней памяти в блока коммутации о завершении обмена с К -м подканалом ф внешней памяти; 1 - сигнал, поступающий натретий вход устройства;- сигнал, поступающий по четвертому входу устройства, на обмен с 1-и подканалом внешней памяти;43- сигнал, поступающий на первый вход устройства; 1 - сигнал, поступающий по второму входу устройства на обмен с 1-м подканалом внешней памяти; 1, - сигнал от внеш-ф 0 ней памяти в блок коммутации о завершении обмена с 1-м подканалом внешней памяти.Устройство содержитпервый ивторой блоки 1 и 2 контроля, первый и вто- фф рой блоки 3 и 4 анализа, первый регистр 5, первый, второй и третий блоки 6, 7 и 8 памяти, первый в четверт 46 4дешифраторы 9-12, второй регистр 13, К 5 -триггер 14, первый и второй элементы И 15 и 16, элемент 17 задержки, первый, второй и третий формирователи сигналов 18, 19 и 20, блок 21 коммутации,первый в четверт элементы ИЛИ 22- 25.Блок 3 анализа содержит К 5 -триггер 26 и два элемента И 27 и 28.Блоки 1 и 2 контроля, 3 и 4 анализа, 6, 7 и 8 памяти, дешифраторы 9- 12, регистры 5 и 13 по устройству и внутренним функциональным связям идентичны и содержат по одному Р 5- триггеру 26 и по два элемента И 27 и 28, которые соединены так, как показано на блок-схеме в блоке 3 анализа.Второй выход третьего блока 8 памяти в предлагаемом устройстве неиспользуется и может быть использован при дальнейших усовершенствованиях устройства, а здесь оставленс целью унификации.Длительность задержки, реализуемойэлементом 17, устанавливается равнойили несколько более длительностипереключения триггера в третьем дешифраторе, так что поступление сигнала от блока коммутации на первыйвход третьего дешифратора происходит после переключения триггерав дешифраторе 11.Устройство работает следующимобразом.Пусть внешняя память имеетподканалов, тогда первый и второйрегистры 5 и 13 будут иметь по Кблоков, Работа блока заключаетсяв том, что сигнал, поступившийс первого входа блока на входыэлементов И 15 и 16, может пройтитолько через тот элемент И, на другом входе которого уже есть сигнал от РЭ-триггера. Работа первогоблока контроля отображает занятостьканала внешнего накопителя по выполнению запроса, поступившегопо второму входу устройства. ЕслиЮ-триггер 14 в состоянии "1", токанал занят, а если Р 5-триггер 14в состоянии "О", то канал внешнегонакопителя свободен. Второй блок 2контроля выполняет те же функции,что и блок 1 контроля, но толькопо выполнению запроса, поступившегопо четверфгоиу входу устройства,Пусть первый и второй входы ст 1 ройства управления подключены кпервой ЭВМ, а третий и четвертыи входы устройства - к второй ЭВМ,Сигнал, поступающий в устройство управления по первому или третьему входу, переводит триггера требуемых блоков в состояние, необходимоепри работе с первой или второй ЭВМ соответственно, а сигнал, поступающий по второму или четвертому входу устройства, организует обмен первой 10 или второй ЭВМ с внешней памятью. Пусть в исходном состоянии все триггеры находятся в состоянии "0" и первой ЭВМ необходимо произвести обмен информацией с 1-м подканалом общей памяти. Тогда первая ЭВМ формирует и передает по первому входу устройства сигнал, который поступает на третьи входы первого и второго дешифратора 9 и 10, через третий элемент ИЛИ 24 на третий вход четвертого дешифратора 12, что соответствует работе первой ЭВМ с каналом внешней памяти, через второй элемент ИЛИ 23 на третьи входы первого, второго и третьего блоков 6, 7 и 8 памяти, что соответствует прохождению сигнала из ЭВМ, Затем первая ЭВМ формируетЗО сигнал на обмен с -м подканалом общей памяти и передает его по второму входу устройства на первый вход первого блока 1 контроля, В зависимости от того, на каком элементе И блока 1 контроля имеет 35 ся сигнал от Ю-триггера 14, запрос может пройти либо на первый выход, либо на второй, Если запрос проходит на первый выход, то второй40 формирователь 19 сигналов формирует сигнал и через четвертый дешифратор 12 засылает его в первую ЭВМ по первому выходу устройства управления, Если запрос проходит на второйвыход, то он пересылается на первый вход первого блока 3 анализа. Еслизапрос из блока 3 выходит через первый выход, то через первый блок 6 памяти поступает на третий вход второго блока 4 анализа и во второйсформирователь 19 сигналов, который формирует сигнал и через четвертый дешифратор 12 засылает его в первую ЭВМ по первому выходу устройства управления, Если запрос выходит через второй выход, то через третий блок 8 памяти он поступает в блок 21 коммутации, который по адресу в запросе определяет и запоминает номер требуемого подканалаБлок 21 коммутации передает запрос на первый вход первого регистра 5. Если 1-й подканал занят, то сигнал выходит из первого выхода первого регистра 5 и через первый дешифратор 9 и первый блок 6 памяти передается на третий вход второго блока 4 анализа и на вход второго формирователя 19 сигналов. Если подканал свободен, то сигнал выходит из второго выхода первого регистра 5, поступает на третий вход -гс блока первого регистра 5, тем самым блокируя обращение второй ЭВМ к данному подканалу, на второй вход блока 2.1 коммутации и через второй дешифратор 10 на третий вход первого блока 1 контроля, на второй вход второго блока 4 анализа и на первый формирователь 18 сигналов, который формирует сигнал и через четвертый дешифратор 12 и первый выход устройства управления передает его в первую ЭВМ, Блок 21 коммутации, получив сигнал от 1-го блока первого регистра 5, подключает шины интерфейса 1-го подканала к шинам первой ЭВМ.После завершения обмена информацией в блок 21 коммутации из -го подканала поступает сигнал "Конец переписи". Блок 21 коммутации засылает сигнал на второй вход 1-го блока первого регистра 5 тем самым снимая блокировку обращения к данному подканалу, через 1-й блок второго регистра 13 на третий вход третьего дешифратора 11, на второй вход первого блока 1 контроля, через первый элемент ИЛИ 22 на вторые входы первого 6, второго 7 и третьего 8 блоков памяти, через третий.элемент ИЛИ 24 на третий вход четвертого дешифратора 12 .н на-третий формирователь 20 сигналов, который формирует сигнал и через четвертый дешифратор 12 засылает его в первую ЭВМ по первому выходу устройства управления, а также через элемент 17 задержки и третий дешифратор 11 на первый вход первого блока 3 анализа. Если сигнал из первого блока 3 анализа выходит по второму выходу, то устройство управления заканчивает обслуживание данного запроса, а если с первого выхода, то сигнал через первый блок 6 памяти и четвертый элемент ИЛИ 25 поступает на второйвход четвертого дешифратора 12,а также через первый блок 6 памятина третий формирователь 20 сигналов, который формирует сигнал ичерез четвертый дешифратор 12 засылает его во вторую ЭВМ по второмувыходу устройства управления. Наэтом устройство для управления доступом к памяти заканчивает обслуживание данного запроса. Обслуживание запроса от второй ЭВМ производится аналогично обслуживанию запроса от первой ЭВМ.Предлагаемое устройство является достаточно простым по сравнению с прототипом и состоит из однотипных блоков, практическая реализация которых не представляет трудностей.Предлагаемое устройство управления выгодно отличается от прототипа тем, что обеспечивает одновременное обращение двух ЭВМ к разным подка 161946 8налам общей внешней памяти, обеспечивает поочередное обращение двухЭВМ к одному и тому же подканалу,вьрабатывает сигналы о принятии5 заявки на обмен и о завершении обменов, вырабатываемых таким образом, чтобы обеспечить возможностьисключения излишних запросов изЭВМ к занятому подканалу, сокра О щает длительность ожидания обменаи вычислительных затрат на уровневысокоприоритетных канальных подпрограмм операционных систем, аэто, в свою очередь, значительно 15 расширяет функциональные возможности устройства по сравнению с прототипом и, следовательно, можетболее широко использоваться в составе вычислительных комплексов рб иэ двух ЭВМ, имеющих общую внешнююпамять.Применение предлагаемого устройства позволит значительно сократитьобъем аппаратных средств и время ожи дания обменов.