Устройство для модификации адреса зон памяти при отладке программ

,Беспалов Внешние1975, с свидетельс 06 Р 3/00, свидетельс 06 Е 500,строист 153.во СССР1975.во СССР1979 Авторское93, кл. Стип). Р 83 (про н- стходом схемь ом третьег 1 сравнения и первым в элемента И, выход рерованного базового адрс вторым входом схемы гистра фиксса соединенсравнения,венства кот ыходы равенства и нер рой соединены соотв рвым входом четвертог ственно с пэлемента Иэлемента И,вторым входом третьег ход установки присваи ОСУДАРСТВЕННЫЙ КОМИТЕТ СС10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ОРСНОМУ СВИДЕТЕПЬСТ(54)(57) УСТРОЙСТВО ДЛЯ.МОДИФИКАЦИИАДРЕСА ЗОН ПАМЯТИ ПРИ ОТЛАДКЕ ПРОГРА 1 Ф 1, содержащее коммутатор, регистр числа, счетчик адреса, первыйи второй блоки элементов И, блок анализа признаков, распределитель импульсов, первый и второй элементы И,элемент задержки и первый элемент ИЛИ,причем информационный вход и входначальной установки устройства соединены соответственно с информационным входом коммутатора и установочнымвходом блока анализа признаков, первый и второй выходы которого соеди-.нены с управляющими входами коммутатора, тактовый вход устройства соединен с тактовым входом блока анялиза признаков, с тактовым входом распределителя импульсов и первым входомпервого элемента И, выход которогосоединен с первым входом первого элемента ИЛИ и входом "Плюс единицасчетчика адреса, вход признака, концамассива записываемой информации устройства соединен с входом начальнойустановки блока анализа признакови входом останова распредепителя импупьсов, первый, второй и третийвыходы которого соединены соответственно с вторым входом первого элемента И, с первым и вторым входамивторого элемента И, выход второгоэлемента И соединен с вторым входом первого элемента ИЛИ, выход которого через элемент задержки соединен с первыми входами первогои второго блоков элементов И, первый и второй выходы коммутаторасоединены соответственно с информационнь 1 м входом регистра числа и входом младших разрядов счетчикаадреса, выходы регистра числа исчетчика адреса соединены соответственно с вторыми входами первогои второго блоков элементов И, выходы которых являются соответстве но числовым и адресным выходами уройства, о т л и ч а ю щ е е с ятем что, с целью уменьшения объемаблока отладочной памяти, в устройство введены регистр исходного базового адреса, регистр фиксированногобазового адреса, регистр присвоенного базового адреса, схема сравнения,третий и четвертый элементы И и второй элемент ИЛИ, причем третий выход коммутатора соединен с входомрегистра исходного базового адреса,выход которого соединен с первымваемого базового адреса устройствасоединен с информационным входомрегистра присвоенного базовогоадреса, выход которого соединенс вторым входом четвертого элемента И, выходы третьего и четвертого 1161944элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход кото - рого соединен с входами старших разрядов счетчика адре - сов,Изобретение относится к вычислительной технике и может быть использовано для формирования адресно- числовой информации, фиксируемой в блоке памяти. 5 15 Известно устройство, вырабатывающее информацию, котогая в дальнейшем записывается в отладочные блоки памяти, причем запись информации осуществляется с помощью программных инструкций 1 1.Недостатком таких устройств является низкое быстродействие, обусловленное большим временем реализации программы с помощью ЭВМ.Известно устройство, которое содержит датчик информации, кодирующий блок и буферный запоминающий блок, причем запись информации в буферный запоминающий блок осуществляется последовательно с нулевого адреса 2,Недостатками этого устройства являются низкое быстродействие вследствие необходимости считывать и перезаписывать весь объем информации, накопленный в буфернбм блоке памяти, а также значительная сложность устройства, связанная с наличием в его составе буферного блока памяти, 30Наиболее близким к предлагаемому по технической сущности является .преобразователь кодов, который содержит коммутатор, регистр числа, регистр адреса, усилители, блок анали за признаков, распределитель сигналов, элементы И, ИЛИ, элементы задержки. Он обеспечивает формирование адресной информации аппаратными средствами, в результате чего ускоряется 40 формирование адресно-числовых данных для блока памяти. Следствием этого является повышение быстродействия и упрощение преобразователякодов 3 1. 2В некоторых случаях, например приотладке программ задач специализированных ЦВМ, возникает необходимость переадресации массивов передаваемой информации, т.е. записи информации в отладочные блоки памятине в соответствии с исходным базовымадресом, подготовленным на входекоммутатора, а в другую, напримерсвободную, зону, т.е, в соответствиис базовым адресом, назначенным оператором. При этом исходная адреснаяинформация, подготовленная на входекоммутатора, должна оставаться неизменной. Переадресация массива информации при записи в произвольные зовы отладочной памяти расширяет функциональные возможности устройстваи позволяет сократить информационную емкость отладочной памяти.Известное устройство не обеспечивает реализацию такого режимапереадресации, что в ряде случаевпри отладке программ задач ограничивает его функциональные возможности,Цель изобретения " уменьшениеобъема блока отладочной памяти.Поставленная цель достигается тем,что в устройство для модификацииадреса зон памяти при отладкепрограмм, содержащее коммутатор,регистр числа, счетчик адреса, первый и второй блоки элементов И,блок анализа признаков, распределитель импульсов, первый и второйэлементы И, элемент задержки ипервый элемент ИЛИ, причем информационный вход и вход начальной установки устройства соединены соответственно с информационным входом коммутатора и установочнымвходом блока анализа признаков,первый и второй выходы которогосоединены с управляющими входами.та ИЛИ, выход которого соединен с входами старших разрядов счетчика адресов.На фиг. 1 представлена блок-схема предлагаемого устройства для модификации адреса эон памяти, на фиг, 2 и 3 - соответственно блок-схема блока анализа признаков и распределения импульсов.Устройство содержит коммутатор 1, регистр 2 числа, счетчик 3 адреса, первый и второй блоки элементов И 4 и 5, блок 6 анализа признаков, первый элемент 7 задержки, первый элемент ИЛИ 8, первый 9 и второй 10 элементы И, распределитель 11 импульсов, регистр 12 исходного базового адреса, регистр 13 фиксированного базового адреса, регистр 14 присвоенного базового адреса, схему 15 сравнения, третий 16 и четвертый 17 элементы И, второй элемент ИЛИ 18, Каждый из регистров 12, 13 и 4 конструктивно представляет собой, например, набор триггеров, количество которых определяется разрядностью базового адреса.Информационный вход 19 устройства соединен с информационным входом коммутатора 1, вход 20 начальной установки устройства соединен с установочным входом блока 6 анализа признаков, первый и второй выходы которого соединены с управляющими входами коммутатора 1, Тактовый вход 21 устройства соединен с тактовым входом блока 6 анализа признаков, тактовым входом распределителя 11 импульсов и первым входом первого элемента И 9, выход которого соединен с первым входом первого элемента ИЛИ 8 и входом "Плюс единица" счетчика 3 адреса. Вход 22 признака конца массива записываемой информации соединен с входом начальной установки блока 6 анализа признаков и входом останова распределителя 11 импульсов, первый, второй и третий выходы которого соеди . иены соответственно с вторым входом первого элемента И 9, первым и вторым входами второго элемента И 10,.15 20 25 30 Выход второго элемента И 10 сое/динен с вторым входом первого эле 55 мента ИЛИ 8, выход которого через элемент 7 задержки соединен с управляющими входами первого 4 и второго 5 блоков элементов И; 3 1161944 4коммутатора, тактовый вход устройства соединен с тактовым входомблока анализа признаков, с тактовымвходом распределителя импульсови первым входом первого элемента И, выход которого соединен спервым входом первого элемента ИЛИи входом "Плюс единица" счетчикаадреса, вход признака конца массива записываемой информации устрой 10ства соединен с входом начальнойустановки блока анализа признакови входом останова распределителяимпульсов, первый, второй и третий выходы которого соединенысоответственно с вторым входом первого элемента И, с первым и вторымвходами второго, элемента. И, выходвторого элемента И соединен с вторым входом первого элемента ИЛИ, выход которого через элемент задержкисоединен с первыми входами первогои второго блоков элементов И, первыйи второй выходы коммутатора соединены соответственно с информационнымвходом регистра числа и входоммладших разрядов счетчика адреса,выходы регистра числа и счетчикаадреса соединены соответственно свторыми входами первого и второгоблоков элементов И, выходы которыхявляются соответственно числовым иадресным выходами устройства, введены регистр исходного базовогоадреса, регистр фиксированного базового адреса, регистр присвоенного 35базового адреса, схема сравнения,третий и четвертый элементы И и второй элемент ИЛИ, причем третий выход коммутатора соединен с входомрегистра исходного базового адреса, 40выход которого соединен с первымвходом схемы сравнения и первым входом третьего элемента И, выход регистра фиксированного базового адреса соединен с вторым входом схемы , 45сравнения, выходы равенства и неравенства которой соединены соответственно с первым входом четвертогоэлемента И и вторым входом третьегоэлемента И, вход установки присвоенного базового адреса устройства соединен с информационным входом регистра присвоенного базового адреса,выход которого соединен с вторымвходом четвертого элемента И, выходытретьего и четвертого элементов Исоединены соответственно с первыми вторым входами второго элемен- .Выход числа и младших разрядовадреса коммутации .соединен соответственно с информационным входом регистра 2 числа и входами младшихразрядов счетчик 3 адреса, выходырегистра 2 числа и счетчика 3 адреса соединены соответственно с информационными входами первого 4 ивторого 5 блоков элементов И, выходы которых являются соответственно 10числовым 23 и адресным 24 выходамиустройства,Выходы старших разрядов адресакоммутатора 1 соединены с входамирегистра 12 исходного базового адреса, выход которого соединен с первым входом схемы 15 сравнения ипервым входом третьего элемента И 16,Выход регистра 13 фиксированногобазового адреса соединен с вторым 20входом схемы сравнения, выходы равенства и неравенства которой соединены соответственно с первым входомчетвертого элемента И 17 и вторымвходом тр тьего элемента И 16. 25Вход 25 установки присвоенногобазового адреса соединен с информационным входом регистра 14 присвоенного базового адреса, выход которого соединен с вторым входом четвер- Зотого элемента И 17. Выходы третьего 16 и четвертого 17 элементов Исоединены соответственно с первыми вторым входами второго элемента ИЛИ 18, выход которого соединенс входами старших разрядов счетчика 3 адреса,Рлок 6 анализа признаков содержит первый и второй триггеры 26 и 27, пятый и шестой элементы И 28 и 29 40 и элемент НЕ 30, выход которого соединен с первым входом шестого элемента И 29. Выход пятого элемента И 28 подключен к первому входу первого триггера 26, а выход шестого эле мента И 29 - к второму входу первого триггера 26 и первому входу второго триггера 27. Вход элемента НЕ 30 и первый вход пятого элемента И 28 соединены и являются входом начальной установки блока 6 анализа признаков, вторые входы пятого и шестого элементов И 28 .и 29 соединены и являются тактовым входом блока 6 анализа признаков, третий вход первого тригге ра 26 и второй вход второго тригге- . ра 27 соединены и являются входом начальной установки блока 6. Выходы первого и второго триггеров 26 и 27 являются соответственно первым и вторым выходами блока 6 анализа признаков.Распределитель 11,импульсов содержит счетчик 31, третий и четвертый триггеры 32 и 33 и второй элемент 34 задержки.Первый и второй входы счетчика 31 являются соответственно тактовым входом и входом останова блока 11, второй вход счетчика 31 соединен с первыми входами третьего 32 и четвертого 33 триггеров, а выход счетчика 31 соединен с первыми входами третьего 32 и четвертого 33 триггеров, а выход счетчика 31 соединен с вторым входом третьего триггера 32, выход которого подключен к входу второго элемента 34 задержки, выход которого подключен к второму входу четвертого триггера 33 и является первым выходом распределителя 11 импульсов.1Выходы четвертого триггера 33 и счетчика 31 являются соответственно вторым и третьим выходами распределителя 11 импульсов.Устройство работает следующим образом.Информация, представленная в двоичном коде, синформационного входа 19 поступает на вход коммутатора 1, который по сигналам из блока 6 производит ее распределение на адресную и числовую. Каждое информационное слово, приходящее на вход коммутатора 1, сопровождается тактовым импульсом, поступающим на вход 21 устройства, При этом перед первым и после последнего передаваемого слова соответственно на входы 20 и 22 устройства поступают сигналы. "Начальная установка" и "Признак конца массива". Блок 6 анализирует наличие этих сигналов на своих входах.В исходном состоянии перед началом поступления очередного массива информации с выходов блока 6 и первого и второго выходов блока 11 поступают в блок 1 и на элементы 9 и 10 потенциалы, запрещающие прохождение информации через блок 1 и тактовых импульсов через элемент И 9, а с третьего выхода блока 11 - разрешающий потенциал. При появлении на входе 20 устройстваПеред выдачей второго слова наинформационный вход 19 устройства сигнал начальной установки на входе 20 снимается, соответственно этому на выходе элемента НЕ 30 55 11617сигнала "Начальная установка" навходе пятого элемента И 28 формиру-ется разрешающий потенциал, на входе шестого элемента И 29 - запрещающий. В результате, при наличии первого тактового импульса триггер 26изменяет свое состояние, и на входкоммутатора 1 поступает разрешениена пр)ождение слова, поступающегона его информационный вход, на выхо Оды младших и старших разрядов коммутатора 1. При этом младшие разрядыадреса поступают на одноименныевходы счетчика 3 адреса, а старшиеразряды (исходный базовый адрес) - 15на вход регистра 12 исходного базового адреса,Код базового адреса, определяющий адрес зоны передаваемой инфор-мации, с выхода регистра 12 поступает на первый вход третьего элемента И 16 и на первый вход схемы 15 сравнения, где сравниваетсяс фиксированным базовым адресом.зоны, поступающим на второй вход 25схемы 15 сравнения с выхода регистра 13 фиксированного базовогоадреса.Предварительно с входа 25 устройства устанавливается в регистре 14присвоенный базовый адрес зоны передаваемой информации,При совпадении исходного базового адреса, поступающего на входустройства с,фиксированным базовымадресом, находящимся на регистре 13,на выходе равенства схемы 15 сравнения вырабатывается разрешающийсигнал, поступающий на первый входчетвертого элемента И 17, при этомна выходе неравенства схемы 15 сравнения и соответственно на.втором.входе олемента И 16 вырабатываетсязапрешающий сигнал,В результате, на выход четвертого элемента И 17 и далее на второйвход второго элемента ИЛИ 18 проходитприсвоенный базовый адрес с выходарегистра 14.В,результате, присвоенный базовыйадрес с выхода второго элемента ИШП 8поступает на вход старших разрядовсчетчика 3 адреса,944 появляется сигнал разрешения, и второй тактовый импульс с входа 21проходит через элемент И 28, в результате чего триггеры 26 и 27 изменяют свое состояние.При этом информационное словос входа .19 устройства проходитна числовой выход коммутатора 1 идалее на регистр 2 числа. Одновременно от второго тактового импульса на выходе счетчика 31 формируется импульс, который, благодаря наличию разрешающего сигнала на втором выходе блока 11, проходит черезэлементы И 10, ИЛИ 8, элемент 7 задержки на управляющие входы первого 4 и второго 5 блоков элементов И,В результате, числовая и адресная информация с регистра 2 числа и счетчика 3 адреса через блокиэлементов И 4 и 5, поступает начисловые 23 и адресные 24 выходыустройства.Импульс, сформированный на выходе счетчика 31, изменяет также состояние триггера 32. В результате, через некоторый интервал времени, определяемый элементом 34 задержки, до прихода очередного тактовогоимпульса изменят свое состояние триггер 33, и на вторых входах элементов И 9 и 10 формируются соответственно сигналы разрешения и запрета прохождения импульсов,При поступлении на информационныйвход 19 устройства третьего и последующих слов и сопровождающих их тактовых импульсов на входе 21 состояние блоков 6 и 11 не меняется. В результате,происходит передача третьего и последующих слов с информационного входа 19 устройства на регистр 2 числа, Одновременно каждый сопровождающий слово тактовый импульс с входа 21 устройства через элемент И 9 проходит на вход "Плюс единица" счетчика 3 адреса, формируя при этом следующий адрес массива, и через элементы ИЛИ 8 и 7 задержки на управляющие входы блоков элементов И 4 и 5. В результате, происходит передача числа и адреса с регистра 2 числа и счетчика 3 адреса на выходы 23 и 24 устройства соответственна. В результате, массив, информации, соответствующий на входе устройства базовому адресу, занесенному в регистр 12, 11619444,О на выход устройства передается с базовым адресом, занесенным в регистр 1присвоенного базового адреса, т.е.происходит переадресация массива информации,При несовпадении базового адреса, поступающего на первый входсхемы 15 сравнения с выхода регистра 12, с фиксированным базовым адресом на втором входе схемы 15 сравкения, на выходах равенства и неравенства схемы 15 сравнения вырабатываются соответственно запрещающийи разрешающий сигналы. В результате,базовый адрес с выхода регистра 12исходного базового адреса черезтретий элемент И 16 проходит на первый вход второго элемента ИЛИ 18и далее на вход старших разрядовсчетчика 3 адреса, т.е. исходный базовый адрес переписывается в счет.чик 3 адреса, и следовательно, переадресации массива информации непроисходит.После поступления последнегословамассива на входе 22 признакаконца массива формируется сигнал,поступающий на соответствующиевходы блоков 6 и 11 и приводящийустройство в исходное положение.Технико-экономическое преимущество предлагаемого устройстваэаключаетгя в том, что оно позволяет производить модификацию адре.са зон памяти, т.е. переадресациюмассивов информации без измененияисходного адреса, эа счет чегорасширяются функциональные возможности устройства и сокращаетсяобъем отладочной памяти,1161944 Составитель И.СигаловТехред Ж.Кастелевич Корректор И.Муска Редактор Л,Алексеенко Филиал ППП "Патент", г.ужгород, ул,Проектная, 4 Заказ 3970/51 Тираж 710Подписное ВНИИПИ Государственного комитета, СССР по делам изобретений и открытий 113035, Моеква, Ж, Раушская наб д. 4/5.