Устройство адресации памяти

СОЮЗ СОВЕТСКИСОЦИАЛИСТИЧЕСКРЕСПУБЛИК А 1 ЫМЫ 4(5) 3 06 Г 9/3 ОПИСАНИЕ ИЗОБРЕТЕК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 369011,007.06В.Г.681.3виде 06 Е ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ, содержащее регистры старших имладших разрядов адреса, счетчикистарших и младших разрядов адреса,схему сравнения, счетчик, дешифраторрегистр начала и регистр конца массива, выход регистра начала массива соединен с установочным входомсчетчика разрядов адреса, выход регистра конца массива соединен с первым входом схемы сравнения, входрегистра старших разрядов адреса истаршие разряды второго входа схемысравнения подключены к выходу счетчика старших разрядов адреса, входрегистра младших разрядов адресасоединен с выходом счетчика младших разрядов адреса, выходы регистров младших и старших разрядов адреса являются группой выходов устройства, о т л и.ч а ю щ е е с я,тем, чго , с целью сокращения аппратурных затрат, оно содержит элемент задержки, элемент ИЛИ и элемент И, первый вход которого соединен с тактовым входом устройстваи первым входом элемента ИЛИ, выход которого соединен со счетнымвходом счетчика младших разрядовадреса ,выход переноса которого соединен со счетным входом счетчика старших разрядов адреса, выходы счетчикамладших разрядов адреса подключены кмладшим разрядам второго входа схе- .мы сравнения, установочные входысчетчика и счетчика младших разрядовадреса соединены с выходами регистраначала массива, входы управления записью счетчиков старших и младшихразрядов адреса соединены с выходомсхемы сравнения, выход счетчика соединен с входом дишифратора, выходкоторого соединен с сигнальным выхо.дом устройства, входом управлениязаписью счетчика и через элемент задержки с вторым входом элемента ИЛИ,счетный вход счетчика соединен свыходом элемента И, второй вход которого соединен с входом режима устройства, первый и второй входы устройства соединены соответственно свходом регистра начала массива ивходом регистра конца массива, 1160410Изобретние относится к цифровойвычислительной технике и может применяться для формирования адресов буферной памяти систем ввода-вывода информации многоканальных измерительныхкомплексов,Известно устройство формированияадреса, содержащее блок передачи данных, блок управления, формированияадреса, генераторы констант и два 10сумматора 1.1 .. Недостатком этого устройства является большой объем оборудования,Наиболее близким по техническойсущности к изобретению является устройство адресации для канала прямого доступа к памяти, содержащее регистры старших и младших разрядовадреса, счетчики старших и младшихразрядов адреса, схему сравнения 20кодов, счетчик, дешифратор переполнения, регистр начала и регистр конца массива, блок управления, блокрегистров и триггер, при этом выходы разрядов регистра начала массива 5соединены с установочными входамисчетчика старших разрядов адреса, авыходы разрядов регистра конца массива соединены с первой группой соответствующих входов схемы сравнения кодов, входы регистра старшихразрядов адреса и второй группы соответствующих входов схемы сравнения кодов попарно объединены иподключены к выходам разрядов счетчика старших разрядов адреса, а вы- З 5ходы регистра младших разрядов соединены с выходами разрядов счетчикамладших разрядов адреса, первый выход блока управления соединен черезсчетчик младших разрядов адреса с 4 Овходом регистра младших разрядов,второй выход - с первым входомсчетчика старших разрядов адреса,третий выход - с входом счетчика,выход которого подключен к первому входу блока управления, второйвход которого соединен с входомданных устройства, первый вход блока регистров подключен к входу данных устройства, второй вход блокарегистров подключен к четвертомувыходу блока управления, третийвход блока регистров - к выходусчетчика старших разрядов адреса,выход схемы сравнения кодов подключен к третьему входу блока управления, к четвертому входу которого подключен выход триггера, первый вход которого подключен к выходу счетчика, а второй вход триггера - к выходу дешифратора переполнения, к входу которого подключенвыход счетчика младших разрядов адреса Г 23,Недостатком известного устройстваявляются большие аппаратурные затраты,Цель изобретения - сокращение аппаратурных затрат,Поставленная цель достигается тем,что в устройство адресации памяти,содержащее регистры старших и младших разрядов адреса, счетчики старших и младших разрядов адреса, схему сравнения, счетчик, дешифратор,регистр начала и регистр конца массива, выход регистра начала массивасоединен с установочным входом счетчика старших разрядов адреса, выходрегистра конца массива соединен спервым входом схемы сравнения, входрегистра старших разрядов адреса истаршие разряды второго входа схемы сравнения подключены к выходу счетчика старших разрядов адреса, входрегистра. младших разрядов адресасоединен с выходом счетчика младшихразрядов адреса, выходы регистровмладших и старших разрядов адресаявляются группой выходов устройства,введены элемент задержки, элементИЛИ и элемент И, первый вход которого соединен с трактовым входом устройства и первым входом элементаИЛИ, выход которого соединен со счетным входом счетчика младших разрядовадреса, выход переноса которого соединен со счетным входом счетчикастарших разрядов адреса, выходы счетчика младших разрядов адреса подключены к младшим разрядам второго входа схемы сравнения, установочные входы счетчика младших разрядов адресаи счетчика соединены с выходом регистра начала массива, входы управлениязаписью счетчиков старших и младшихразрядов адреса соединены с выходомсхемы сравнения, выход счетчика соединен с входом дешифратора, выходкоторого соединен с сигнальным выходом устройства, входом управлениязаписью счетчика и через элемент задержки с вторым входом элемента ИЛИ,счетный. вход счетчика соединен с выходом элемента И, второй вход которого соединен с входом режима устройства, первый и второй кодовые вхо11604 которой режим адресов, при которой обесйечивается режим бегущей строки. При работе в этом режиме на вход 15 подается уровень логической "1", при котором разрешается поступление импу 1 ьсов, подаваемых на шину 13, одновременно на входы счетчика 4 младшихразрядов адреса и счетчика 6. После начальной засылки содержимое регистра 8 передается в сче:;:;.н 4, а ды устройства соединены соответственно с. входом регистра начала массиваи входом регистра конца массива,На чертеже представлена функциональная схема устройства адресациипамяти,Устройство содержит регистр 1старших и регистр 2 младших разрядовадреса, счетчик 3 старших и счетчик 4младших разрядов адреса, схему 5 сравнения, счетчик 6, дешифратор 7,регистр 8 начала и регистр 9 конца массива, элемент 10 задержки, элементИЛИ 11, элемент И 12, тактовый вход13, сигнальный выход 14, вход 15 режима, группу кодовых входов 16, группу кодовых входов 17 и группу выходов 18. Устройство работает в двух режимах.Первый режим, Выдача адресов данных в порядке их возрастания (убивания), начиная с адреса, разряды кото-,рого находятся в регистре начала массива, и заканчивая адресом, старшие 25 и младшие разряды которого находятся в регистре конца массива. В этом режиме после начальной засылки содержимое регистра 8 передается в счетчики 3 и 4, а затем в регистры 30 1 и 2, адреса, а код регистра.9 конца массива подается на вход схемы 5 сравнения, Так формируется первый адрес, При этом на вход 15 устройства подается Ъулевой потенциал, в результате чего на вход счетчика 6 запрещается поступление импульсов, подаваемых на вход 13. Затем через элемент ИЛИ 11 прибавляют единицу в счетчик 4 и производится выдача 40 содержимого счетчиков 3 и 4 в регистры 1 и 2 соответственно. В конце каждой новой выдачи адреса проверяется с помощью схемы 5 совпадение кодов счетчиков 3 и 4 с кодом регист-.4 ра 9 конца массива. В случае их совпадения прекращается выдача адресов. 10 4затем в регистры 1 и 2. Кол регистра 9 конца массива подается на вход схемы 5. Так Формируется первый адрес Затем через элементы 11 и 12 на входы счетчиков 4 н 6 прибавляется единица и производится вьдзча содержимого счетчиков 3 и 4 в регистры 1 и 2 соответственно, Так формируются последующие адреса памяти до конечного адреса массива. При равенстве кодов счетчиков 3 и 4 и кода регистра 9 конца массива формируется импульс, который поступает на входы управления записью начального адреса, определяемого кодом регистра 8 начала массива, который и записывается в счетчики 3 и 4 и через них ,в регистры 1 и 2 соответственно.Одновременно с импульсом на выходесхемы 5 вырабатывается короткий импульс на выходе дешифратора 7, который выдается на выход 14 и через элемент 10 задержки и элемент ИЛИ 11 поступает на вход счетчика 4 младших разрядов адреса,а код его в регистр 2 на выход устройства. Таким образом, во втором цикле обращения к массиву памяти в первый адрес памяти записывается новая информация (на место ранее записанной). Запись обеспечивается выдачей в память короткого импульса соответствующего уровня на выходе. 14(не мейяя адреса памяти информация считывается из этого же адреса). Одновременно с появлением короткого импульса на выходе дешифратора 7 в.счетчик 6 записывается код начала массива. Наличие связи между выходом дешифратора 7 через элементы 10 и 11 и выходом счетчика младших разрядов адреса приводитк тос му, что до прихода тактового импульса во втором цикле обращения к памяти сигнал, поступивший с выхода дешифратора 7, добавляет единицу в счетчик 4. Это приводит к тому, что в этом цикле обращения к памяти сначала срабатывает схема 5, а с задержкой на такт (период следования тактовых импульсов на входе 13) дешифратор 7. В следующем цикле опроса адресов памяти эта задержка составляет два.такта и т.д. Таким образом, в каждом цикле обращения к памяти производится запись на место самых старых данных новой информации и вывод массива данных, хранящихся в памяти, начиная с очередного адреса, на единицу больше1160410 МФ аРргйт Составитель М,Кудряшев Редактор О,йрковецкая Техред Л.Микеш Корректор В.БутягаЗаказ 3779/46 Тираж 710 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 го, чем это было в предыдущем цикле в лределах массива, задаваемого регистрами 8 и 9),Применение изобретения позволяет сократить апларатурные затраты.