Элемент памяти

, СОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 4 (511 8 0 ОПИСАНИЕ ИЗОБРЕТЕН СКОМУ СВИДЕТЕЛЬСТВУ А.85. Бкл, уидоренко, Н,енко и В.А.Т27.6(088,8)т США У 4288О, опублик.ФРГ Р 3138368/00, опубл 28,980. к. 1982. о ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54)(57) ЭЛЕМЕНТ ПАМЯТИ, содержащий первый нагрузочный транзистор,сток которого соединен с шинойзаписи, затвор и исток соединенысо стоком первого ключевого транзистора, исток которого соединенс шиной нулевого потенциала, затвор - с адресной шиной прямых .сигналов, второй нагрузочный транзистор, сток которого соединен сшиной питания, затвор и исток подключены к.стоку второго ключевоготранзистора, исток которого соединен с шиной нулевого потенциала,третий ключевой транзистор, затворкоторого соединен со стоком второго ключевого транзистора, стоктретьего ключевого транзисторасоединен с адресной шиной прямьщсигналов, четвертый ключевой транзистор, стоккоторого соединен садресной шиной инверсных сигналоэ,исток - с истоком третьего ключевого транзистора и с выходом эле-мента памяти, о т л и ч а ю щ и йс я тем, что, с целью повышенияс быстродействия элемента и уменьшения потребляемой мощности, в него введены третий нагрузочный транзистор, сток и затвор которого соединены с шиной записи, разрядный транзистор, сток которого соединен с истоком третьего нагрузочного транзистора, исток и затвор которого соединены с шиной нулевого потенциала, зарядный транзистор, сток и затвор которого соединены с шиной записи, управляющий транзистор, сток которого соединен с истоком зарядного транзистора, затвор управляющего транзистора соединен со стоком первог ключевого транзистора, запоминающий лавинно-ннжекционный транзистор с ультрафиолетовым стиранием, сток которого соединен с истокбм управляющего транзистора, затворсо стоком разрядного транзистора, исток - с шиной нулевого нотенциала, четвертый нагрузочный транзистор, сток и затвор которого соединены с шиной питания, исток -с затвором четвертого ключевого транзистора и стоком запоминающего транзистора, пятый нагруэочный транзистор, сток и затвор которого соеди иены с шиной питания, исток с затво- ром запоминающего транзистора, затвор второго ключевого транзистора соединен с затвором четвертого ключевого транзистора.Изобретение относится к автоматике и вычислительной технике и может быть использовано для храненияадреса дефектного элемента в запоминающих устройствах на основе МДПструктур с резервированием.Цель изобретения - повышение быстродействия элемента и уменьшениепотребляемой мощности.На чертеже приведена схема предлагаемого элемента памяти.Элемент памяти содержит первый 1и второй 2 нагрузочные транзисторы свстроенным каналом, третий 3, четвертый 4 и пятый 5 нагрузочные транэисторы с нулевым порогом, первый 6и второй 7 ключевые транзисторы синдуцированным каналом, третий 8и четвертый 9 ключевые транзисторыс нулевым порогом, разрядный тран Озистор 10 со встроенным каналом,зарядный транзистор 11 с индуцированным каналом, управляющий транзистор 12 с индуцированным каналом,запоминающий лавинно-инжекционный 25транзистор 13 с ультрафиолетовымстиранием, шина А питания, шина15 записи, адресная шина 16 прямогосигнала, адресная шина 17 инверсного сигнала, шина 18 нулевого потен- ЗОциала.Элемент памяти работает в двухрежимах: программирования и выбора резервного элемента.Режим программирования,Запоминающий транзистор 13 находится в исходном состоянии, которое соответствует низкому пороговому напряжению. На.шину 14 питанияподается напряжение Цп, . На шину15 записи подается от внешнего источника питания напряжение программирования 22 ВНа адресную шину16 прямого сигнала может подаваться либо истинный, либо ложный сигнал.Пусть на адресную шину 16 прямого сигнала постунает истинный сигнал, т,е, потенциал "Лог. 1 ф, Так как на шину 15 записи подается напряжение программирования, то первый ключевой транзистор 6 открывается и на его стоке устанавливается низкий потенциал, который поддерживает управляющий транзистор 12 в закрытом состоянии, На затворе запоминающего транзистора 13 через открытый тре;тий нагрузочный транзистор 3 и разрядный транзистор 10 поддерживается напряжение порядка 20 В, и так как управляющий транзистор 12 закрыт, то на стоке запоминающего транзистора 13 поддерживается напряжение, близкое кпи ., через открытый четвертый нагрузочный тран - зистор 4 и, таким образом, запоминающий транзистор 13 остается в исходном состоянии, т.е. в состояпии низкопорогового напряжения, что соответствует хранению истинного сигнала. При этом пятый нагруэочный транзистор 5 закрыт, так как на его истоке высокий потенциалТеперь на адресную шину 16 прямого сигнала поступает ложный сигнал, т.е, потенциал "Лог, 0". Так как .на шину 15 записи подается напряжение программирования, то первый ключевой транзистор 6 закрывается и на его стоке устанавливается высокий потенциал, который, поступая на затвор управляющего транзистора 12, открывает его и через открытые зарядный транзистор 11, управляющий транзистор 12 протекает ток записи запоминающего транзистора, так как на затворе запоминающего транзистора 13 по-прежнему через открытый третий нагруэочный транзистор 3 и разрядный транзистор 10 поддерживается напряжение порядка 20 В и запоминающий транзистор 3 переходит в состояние высокопорогового напряжения,При этом четвертый 4 и пятый 5 нагрузочные транзисторы закрыты из-эа высокого потенциала на истоке.Режим выбора резервного элемента.В этом режиме на шине 15 записи нулевой потенциал, в закрытом состоянии первый 1 и третий 3 нагрузочные транзисторы, зарядный транзистор11, разрядный транзистор 10, На шину 1 Й питания подается напряжение питания 01, На затвор запоминающего транзистора 13 через делитель, образованный пятым нагрузочным транзистором 5 и разрядным транзистором 10, подается напряжение, выбранное из условия, что в состоянии низко- порогового напряжения запоминающий транзистор 13 открыт и в состоянии высокопорогового напряжения запоминающий транзистор 13 закрыт.На адресную шину 16 прямого сигнала и адресную шину 7 инверсногосигнала поступают прямой и инверсный адресные сигналы соответственно.Пусть запоминающий транзистор 13 всостоянии низкопороговогонапряжения,тогда на его стоке низкий потенци- " Бал, который закрывает четвертый клю.чевой транзистор 9 и второй ключевой транзистор 7. Тогда на стокевторого ключевого транзистора 7 ус-.танавливается высокое напряжение, 10третий ключевой транзистор 8 открывается и передает сигнал адреснойшины 1 б прямого сигнала на выход элемента памяти.Теперь запоминающий транзистор 1513 в состоянии высокопорогового напряжения, тогда на стоке запоминающего транзистора 13 высокий потенциал, который открывает второй ключевой транзистор 7, при этом закрывается третий ключевой транзистор 8,Высокий потенциал на стоке запоминающего транзистора 3 открываетчетвертый ключевой транзистор 9 ипередает сигнал. адресной шины инверс ного сигнала 17 на выход элементапамяти, Таким образом, элементом памяти формируется на выходе сигналуровня высокого потенциала присовпадении хранящегося адреса дефект-ЗОного элемента с адресом, поступающим на адресную шину,Для передачи высокого напряженияна затвор запоминающего транзистора13 в режиме программирования л дляисключения тока утечки через пятыйнагрузочный транзистор 5 на шину15 записи в режиме выбора резевного элемента третий нагрузочный транзистор 3 выбран с нулевым порогом,Для исключения токов утечки черезтретий нагрузочный транзистор 3 нашину 14 питания в режиме программирования и для передачи высокого напряжения питания на затвор запоминающего транзистора 13 в режимевыбора резевного элемента пятый нагрузочный транзистор 5 выбран с нулевым порогом. Для исключения токов утечки на шину питания 14 в режиме программи- рования со стока запоминающего транзистора 13 и для передачи высокого напряжения питания на затвор четвертого ключевого транзистора 9 в режиме выбора резервного элемента, когда запоминающий транзистор 13 в состоянии высокопорогового напряжения четвертый нагрузочный транзистор 4 выбран с нулевым порогом.Дпяс:-,.1 рения разряда затвора запоминающего транзистора 13 в режиме программирования после отключения напряжения программирования и в режиме выбора резервного элемента после отключения напряжения питания разрядный транзистор 1 О выбран со встроенным каналом. Преимущества предлагаемого элемента памяти перед известными состоит в повышении быстродействия при работе в режиме программирования и уменьшении потребляемой мощности, что достигается введением лавинноинжекционного запоминающего МДПтранзистора с ультрафиолетовым стиранием, требующего время программирования меньшее, чем пережигаемые перемычки, введением зарядного и управляющего транзисторов с индуцированным каналом, обеспечивающих малые токи программирования лавинно в инжекционно запоминающего МДП-транзистора, введением четвер-, того и пятого нагрузочных транзисторов с нулевым порогом и таким включением, что обеспечивается низ - кое потребление мощности за счет запирания их в режиме программирования, введением и таким включением третьего нагрузочного транзистора, что он запирается в режиме выбора резервного элемента. Применение лавинно-инжекционного МДП- транзистора с ультрафиолетовым стиранием дает возможность программировать все слова одновременно..Петр рректор А, Сам Тираж 584 Государственног елам изобретений сква, Ж, Рауш сн лиал ППП "Патент", г. Ужгород ул, Проектная,Заказ 4105/49 П ВНИИ ПИ о комитета СССР по д и открытий 3035, Мо ская наб д, 4