G11C 11/40 — транзисторов

Номер патента: 1312645

Опубликовано: 23.05.1987

Автор: Игнатьев

МПК: G11C 11/40

Метки: памяти, элемент

...кк н 1 6 з)хэ(ихр;33 с 3( гцрцв ус гдевлены сдльц вьОЛИС Н 3 СЦШ(3,)Ы (н ОТЦОШСНИК) К К ТДЛ и.Ц 34 Ч, (Ня Си Ц(Ц С НИМИ ЦО ЭМ ИТ 1 ЕР(М, 1 Рцсис цр;)л( (стдльных элементцв и;)мя ги13(НОР 1 НЦО(0 С 0,10 Ц 3,1;(зцвыс ццтснцидлы тр(нз(стцров 7н р( с эч и гтсрныс ц( рсходы тра нсли руктсян; р;1 ср.(ньк нины 1Выбрдц(цго стц)6.(д 1.Оцпн)цснис Лрцвнсй нд разрядныхц и н л1 3 лен тиИ ни рл ет сцсцяци( Быб) ( 1 Е Л) (113 1 113 Ч 531 И .) рж(слс,и( и инфцрчации ыбрд 1 ный эл(ч(131 н;чя и у(тд 3влв;Сгс ц нрц тив)иоложное сстояние посредством включения лополнительнцгц тока записи в одну из разрядных шин 1 Выбранного столбца.11 ри этцм один и( транзисторов 7, в эмиттере которого увеличивается ток, входит в режич насыщения в результате увеличения...

Номер патента: 1312648

Опубликовано: 23.05.1987

Авторы: Меховской, Супрун, Сычев, Шапкин

МПК: G11C 11/40, G11C 8/00

Метки: запоминающее, оперативное

...блоков1 и 2 Группа адресныхвходов 17(18) Группа адресныхвходов 17(18) 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р сопв 11 1 1 0 0 о о о сопвС о о 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 0 0 1 0 1 1 0 0 лица 2 Ячей Ячейк блока о 2 000 0 0010 Элементы И-ИЛИ 5 и 6 предназначены для формирования сигналов обращения к блокам 1 и 2 оперативной памяти соответственно в моменты подачи тактового сигнала на вход 25 устройства. Формирование сигналов обращения на выходах элементов И-ИЛИ 5 и 6 при наличии на управляющих входах мультиплексоров 3 и 4 ОО, 01 или 10 осуществляется при подаче сигналов обращения на входы элементов ИИЛИ 5 и (или) 6 с соответствуюьь 1 их управляющих входов 16 устройства. При подаче преобразованных...

Номер патента: 1317481

Опубликовано: 15.06.1987

Авторы: Куриленко, Сидоренко, Хоружий, Яровой

МПК: G11C 11/40

Метки: запоминающее

...разрядной шине 11 - 11 , потенциал которой равен 5,0 В. В режиме считывания шины 8 - 8 э данного массива через соответствующую информационную шину подключены к соответствующему усилителю считывания, который обеспечивает напряжение считывания на этой шине.Так как транзистор 1 находится в состоянии высокого уровня порогового напряжения (, = 8 В), то напряжение считывания, равное 4, 5 В подаваемое на шину 2, недостаточно для отпирания этого транзисто ра и шина 8,заряжается до напряжения 1,4 В, которое усилитель считывания воспринимает как напряжение высокого уровня.Если транзистор 1, находится в состоя. нии низкого уровня порогового напряжения (= - 2 В), то шина 10 через открытый транзистор 9 з и разрядная шина 8 з разряжаются через...

Номер патента: 1322374

Опубликовано: 07.07.1987

Авторы: Земцовский, Однолько

МПК: G11C 11/40, G11C 7/00

Метки: интегральных, подложки, смещения, схем, формирователь

...низкий потенциал, и на информационную шину 1 О входа - высокий потенциал.По причине емкостной связи напряжение на истоке второго порогового транзистора 2 становится отрицательным, при этом напряжение на затворе второго порогового транзистора 2 становится больше, чем Гвв+Г транзистор 2 открывается и происходит выравнивание напряжений истока второго порогового транзистора 2 и информационного выхода 13. В конце переходного процесса устанавливается напряжение на затворе второго порогового транзистора 2, равное Г, +Г, за счет третьего порогового транзистора 3, а на истоке второго порогового транзистора 2 - напряжение, равное ГавТаким образом, конденсатор 6 смещения заряжен до напряжения Г-н=Гэв(Заряд в подложке равен Я = ( К.1 кон ) С= (Гв 1...

Номер патента: 1324069

Опубликовано: 15.07.1987

Авторы: Бураченко, Некрасов

МПК: G11C 11/40, G11C 16/14

Метки: информации, некристаллических, памяти, полупроводниковых, стирания, элементах

...2. Генератор 3 серии импульсов через ограничитель 4 тока подключен к одному из выводов (А) полупроводникового элемента, второй вывод В которого заземлен.Схема работает следующим образом, 45Импульсные сигналы серии стирания поступают на полупроводниковый элемент 2, который находится в проводящем состоянии.В момент стирания проводящего состояния происходит ограничение амплитуды напряжения на полупроводниковом элементе из условия Б, - Б ., где Ьсоф - уровень срабатывания стабилизатора 1 напряжения. Это исключает возможность повторного включения под воздействием амплитуды напряжения 11 с.ир и пйедохраняет элемент от избыточной тепловой мощности импульсных сигналов. В качестве опытного состава для элемента памяти был использован...

Номер патента: 1325563

Опубликовано: 23.07.1987

Авторы: Безбородников, Контарев, Пастон, Фурсин, Щетинин

МПК: G11C 11/40

Метки: памяти, элемента

...окон под контакты и формирования металлизации.После изготовления в исходной монокристаллической рподложке 4 вер 55тикальных областей 10 из диэлектрика(операция а) изготавливают разряднуюи-область 3 легированием поверхностиподложки примесью второго типа проводимости без применения фотошаблона. Ширину области 10-1 диэлектрика выбирают меньшей ширины области 10-2 диэлектрика, Термообработку проводят так, чтобы и-область 3 сомкнулась под областью 10-1 изолирующего слоя и не сомкнулась под областью .10-2 изолирующего слоя, Базу 8 и-р-и- транзисторов изготавливают с помощью легирования примеси первого типа проводимости, причем легирование проводят по всей поверхности подложки без применения фотошаблона (операция 6).После этого с помощью...

Номер патента: 1327185

Опубликовано: 30.07.1987

Автор: Смолянский

МПК: G11C 11/40

Метки: памяти, ячейка

...не начали заряжаться, Такое ограничение может быть достигнутокак ограничением тока обратного рассасывания, так и ограничением длительности импульса 23, Так как после окон.чания. действия импульса 23 емкости16, 17 не заряжены, очередной импульс22 в соответствии с формулой (1) включает р-и-р-и-структуру 1-4 и состояние н 1 н сохраняется,В состоянии "0" импульс 22 не включает р-и-р-п-структуру ввиду того,что амплитуда напряжения включениябольше амплитуды импульса 22, Например если амплитуда импульса 22 ран=на 2 В, а амплитуда импульса 23 равнаЗВ, то в соответствии с (1), пренебрегая некоторым разрядом 16, 17 вслед.стние утечек (см. фиг,5) импульсноенапряжение включения близко к ЗВ иимпульс 22 не включает р-и-р-и-структуру, Импульс 23,...

Номер патента: 1327186

Опубликовано: 30.07.1987

Автор: Смолянский

МПК: G11C 11/40

Метки: памяти, регистра, сдвига, ячейка

...прекращается и ячейка переводится в режим ожидания. В случае, если шина 31 подсоединена к источнику с нулевым потенциалом. уровень помехоустойчивости по входу 38 це превышает величины порядка 0,5 В. Таковы же уровни помехоустойчивости по входам "1" каждого тиристора в устройстве. Для повышения помехоустойчивости потенциал шины 31 может быть выбран положительным. Однако при подаче импульса на вход 38 емкости эмиттерцого и коллекторцого р-и-переходов основной структуры (р-и-р-п) разРяжаются не до нуля, как ранее, а до некоторого потенциала положительной полярности.Введение областей б, соединенных через резисторы с шиной 32 положительного потенциала, позволяет после к пульсов включающих р-и-р-п-структуру (4, 10, 11, 12), или после...

Номер патента: 1327187

Опубликовано: 30.07.1987

Авторы: Зуб, Прокофьев, Сирота

МПК: G11C 11/40

Метки: памяти, ячейка

...40 сумму максимального уровня напряжения логического "0" в узле 11 и порогового напряжения транзистора 2, но бьггь меньше суммы минимального уровня напряжения логической 1 в 45 узле 11 и порогового напряжения транзистора 2, т.е. низкий уровень напряжения на шине 10 должен быть таким, чтобы транзистор 2 был закрытым при хранении в ячейке напряжения логической " 1" и был открытым при хранении логического О, Хранение напряжения логической 1 в узле 12 обеспечивается компенсирующим резистором 4, через который происходит подразряд от источника питания для компенсации токов утечки. Транзистор 1 при этом открыт, Узел 11 подключен через него к источнику питания, что обеспечивает в этом узле напряжение логической "1". При хранении напряжения...

Номер патента: 1327188

Опубликовано: 30.07.1987

Авторы: Беккер, Левшин, Фролкова, Фролов

МПК: G11C 11/40

Метки: запоминающего, устройства

...неизменными. Далее образуют изоляцию из окисла Б.0 для активных элементов методом локальной анодной обработки в темноте в электропите с концентрацией плавиковой кислоты 257 и плотностью анодного тока 5 мА/см . Затем полу 2ченные пористые слои термически обрабатываются в атмосфере влажного кислорода при 1273 К в течение 240 мин. После образования изоляции из окислов БО вновь защищают подложку пленкой нитрида кремния, вскрываютфокна вокруг защищенных р -слоев и затем проводят локальную анодную обработку на свету и-слоя в электролите с концентрацией плавиковой кислоты 507. при плотности анодного тока 300 мА/см и при интенсивности освещения 60 мВт/см с образованием пористых объемов толщиной 16 мкм. Диаметр пор на поверхности пористых...

Номер патента: 1330654

Опубликовано: 15.08.1987

Авторы: Копыл, Рева, Торчинский, Утяков

МПК: G11C 11/40

Метки: мдп-транзисторах, триггер

...обратной полярности, как в случае, если вместо Форсирующих транзисторов 16, 17 используются емкости. Затем во время действия тактового импульса р (20) происходит заряд узлов 22 и 23, при этом неосновные носители, накопленные под затворами нагрузочных транзисторов 3 и 4, рекомбинируют на источнике тактового напряжения. При записи противоположной информации в триггер процесс симметрично повторяется. Транзисторы 12 и 13 считывания подключают выходы 14, 15 триггера к узлам 24, 25 хранения только на вре" мя действия тактового импульса Ф,(5), все остальное время информация на выходах триггера остается неизменнойТаким образом, введение в триггер зарядных транзисторов 18, 19 позволяет осуществить рекомбинацию накопленных неосновных носителей на...

Номер патента: 1330655

Опубликовано: 15.08.1987

Авторы: Копыл, Рева, Торчинский, Утяков

МПК: G11C 11/40

Метки: мдп-транзисторах, триггер

...потенциала приводит к уменьшению емкости между первой тактовой шиной 5 и узлом 25 до величины емкости перекрытия затвор - сток, затвор - истокПоэтому при уменьшении напряжения на тактовой шине 5 до нуля в узле 25 не будет выброса напряжения обратной полярности, как в случае, если вместо форсирующих транзисторов 17 и 18 используются емкости. Затем во время действия тактового импульса Р (12) происходит заряд узлов 24 и 25, при этом неосновные носители, накопленные под затворами нагрузочных транзисторов 3 и 4, рекомбинируют на источнике тактового напряжения. При записи противоположной информации в триггер процесс симметрично повторяется. Транзисторы 13, 14 считывания подключают выходы триггеров 15, 16 к узлам 26, 27 хранения через...

Номер патента: 1332380

Опубликовано: 23.08.1987

Авторы: Панфилов, Савотин, Шагурин

МПК: G11C 11/40

Метки: д-триггер

...логической инверсии входного сигнала.Пусть на тактовый вход 10 поданоонапряжение 1, диод Шоттки открывается и потенциал базы транзистора 1 уменьшается до величины У + Бщ ,гдео Цщ, - напряжение на открытом диоде Ноттки. Тогда независимо от величины входного сигнала на эмиттере транзистора 1 на базе этого транзистора сохраняется низкий потенциал Б + ц недостаточный для отпирания транзистора 1, поэтому коллекторный ток транзистора 1 равен нулю. Потенциал эмиттера транзистора 2 равен 1 поэтому если потенциал на выходе триггера равен Б, то в базу транзистора 2 втекает ток резистора 7, достаточный для насьпцения транзистора 2. На базе транзистора 3 устанавливается потенциало+ У,о недостаточный для отпирания транзистора 3, поэтому на...

Номер патента: 1334179

Опубликовано: 30.08.1987

Автор: Фурсин

МПК: G11C 11/40

Метки: памяти, ячейка

...Проектная, 4 1 13Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении многофункциональных запоминающих устройств.Цель изобретения - упрощение ячейки памяти.На чертеже изображена электрическая схема ячейки памяти.Ячейка памяти содержит нагрузочный резистор 1, вход 2, выход 3, шину 4 нулевого потенциала, шину 5 питания, токозадающий р-п-.р-транзистор 6 и переключающие и-р-и-транзисторы 7 и 8. Вход 2 соединен с базой транзистора 6, эмиттер которого соединен с тцитгой 5 тт(тания, Змиттер транзистора l соединен через нагрузочный резистор 1 с шиной 4 нулевого потенциала, Выход 3 соединен с коллектором транзистора 8, база и эмиттер которого соединены соответственно с базой и эмиттером транзистора...

Номер патента: 1334180

Опубликовано: 30.08.1987

Авторы: Ильченко, Низовцев, Скрыпов

МПК: G11C 11/40

Метки: запоминающего, матрица, постоянного, устройства

...транзисто 80 2ров 7 и транзисторов 8 действует "0", то вентиль 4 переходит в состояние "1", т.е. разрядная шина 5 заряжается через нагрузочный элемент 6 до высокого уровня.При появлении сигнала на инверсной адресной шине 14 транзисторы 12 закрываются, При этом триггер, образованный вентилями 4 и 9, переходит в режим хранения информации. На адресные шины 3 подаются сигналы, соответствующие высокому уровню логического сигнала, который открывает транзисторы 7. При этом определенные разрядные шины 5 начнут разряжаться через открытые транзисторы 7, По достижении на разрядных шинах 5 напряжения, равного порогу срабатывания триггера, образованного вентилями 4 и 9, начнут закрываться соответствующие транзисторы 13 и шины 10 соответствующих...

Номер патента: 1336110

Опубликовано: 07.09.1987

Авторы: Голтвянский, Костюк, Невядомский, Сидоренко, Троценко

МПК: G11C 11/40

Метки: запоминающего, матричный, накопитель, устройства, электрорепрограммируемого

...выбранных с иомогцьюсоответствующих шин, переводя при этомвыбранные ячейки во второе логическое состояние, характеризующееся исходным индуцированным каналом запоминающих транзисторов, при помощи подачи на заданные программирующие шины запо. минающих транзисторов положительного напряжения относительно подложки (фиг. 3, кривая Б). Такое программирование означает избирательное стирание информации, записанной в виде первого логического состояния во всю матрицу. Например, для записи второго логического состояния в запоминающий транзистор ячейки 1 заземляют, например, шину 5, открывают с помощью шины 7 транзистор 2 и подают напряжение записи на шину 8. При этом запоминающий транзистор ячейки 1 приобретает второе логическое состояние,...

Номер патента: 1336111

Опубликовано: 07.09.1987

Авторы: Бережной, Плотников, Садыгов, Селезнев

МПК: G11C 11/40

Метки: информации, мноп-элементе, памяти, хранения

...плоских зон МНОП-структуры становится более положительной. Приложенный к затвору МНОП-структуры отрицательный импульс напряжения вызовет уменьшение накопленного отрицательного заряда или положцтельного заряда. При этом величина потенциала плоских зон МНОП-структуры делается более отрицательной. Таким образом, в зависимости от полярности и амплитуды поляризующего импульса напряжения, предварительно поданного на затвор МНОП-структуры, величина потенциала плоских зон МНОП-структуры может принять разные значения. Два из крайних значений потенциала плоских зон принимается за положение окна переключения МНОП-структуры. В первом случае МНОП- структура находится в состоянии логической 1, а во втором случае - в состоянии логического 0. В...

Номер патента: 1336112

Опубликовано: 07.09.1987

Авторы: Варшавский, Кравченко, Мараховский, Цирлин

МПК: G11C 11/40

Метки: запоминающее, моп-транзисторах

...входах 19 и 20 устройства, совпадает с ранее записанной в ячейку 1, то изменения состояния последней не происходит, и после того, как на выходе элементов 12 и 14 появится высокий потенциал, на выходе элемента 13 появится низкий потенциал, а затем на выходе инвертора 15 и выходе 21 устройства - высокий потенциал, что является признаком завершения переходных процессов. Если же информация, установленная на информационных входах 19 и 20 устройства, противоположна ранее записанной в ячейку 1, то происходит переключение последней. При этом, несмотря на высокий потенциал на выходе элементов 12 и 14, переключения элемента 13 не произойдет до тех пор, пока в ячейке 1 не установится требуемое состояние. В этом случае сначала на обеих шинах 16 и...

Номер патента: 1336113

Опубликовано: 07.09.1987

Авторы: Моторин, Сизов, Теленков

МПК: G11C 11/40

Метки: памяти, элемент

...на стробирующие вхо-:.,ды 7 и 8 уровней "О" динамическиеинверторы 1 и 4 закрыты, а динамические инверторы 2 и Зоткрыты и хранятранее записанную информацию, При поступлении на вход 7 (8) уровня "1"открывается динамический инвертор 1(4) и закрывается динамйческий инвертор 2 (3), соответственно пропускаяна запись информацию, поступающую 40по первому (второму) информационному,входу 9 (10). При поступлении на прямой и инверсный стробирующие входы 15 и 17 уровней "1" и "О" соответственно МДП- транзисторы 12 и 14 открываются и разрешают прохождение поступающей по информационному входу 16 информации через МДП-транзисторы 11.и 1 3 соответственно.Формула изобретения1. Элемент памяти, содержащий первый инвертор и первый динамический инвертор,...

Номер патента: 1339656

Опубликовано: 23.09.1987

Авторы: Дорош, Матвийкив, Юзевич

МПК: G11C 11/40

Метки: памяти, элемент

...проводящую область 3, которая 20образует перемычку, Третья проводящаяобласть 3 (перемычка). выполнена ввиде пленки иэ несмачивающего поверхность кремниевой подложки 1 материала, например легкоплавких припоев,индиевого припоя, а также других материалов, несмачивавающих кремниевуюподложку 1, нанесенных вакуумнымнапылением на поверхность кремниевойподложки 1. Область 3 электрически 30связана с Областями 2, которые изолированы друг от друга,Программирование осуществляетсяследующим образом,При подаче импульса тока плавкаяперемычка - область 3 переходит в жидкое состояние и за счет несмачиваемости поверхности кремниевой подложки 1 собирается на контактныхплощадках - областях 2, которые планкая перемычка (область 3)...

Номер патента: 1339875

Опубликовано: 23.09.1987

Автор: Петренко

МПК: G11C 11/40, H03K 3/286

Метки: д-триггер

...- к первому входу 15 элемента И 4, выход которого через резистор 5 соединен с его вторым входом, подключенным через диод 6 к тактовому входу 2. Выход элемента И связан с выходом 7 устройства. 20 Устройство работает следующим образом.В исходном состоянии на 0-входе 3 действует низкий уровень сигнала, 25 т,е. уровень логического "0". На тактовом входе 2 в это время может быть или "0", или "1". Предположим, что на входе 2 действует "О", тогда на выходе элемента И-НЕ 1 будет "1", а на выходе 7 устройства - "0",Поступление тактового (стробирующего) импульса на тактовый вход 2 приведет к появлению на выходе 7 устройства уровня "1", поскольку на35 обоих входах элемента И 4 присутствуют уровни логической "1". Уровень "1" через диод 6...

Номер патента: 1343443

Опубликовано: 07.10.1987

Автор: Игнатьев

МПК: G11C 11/40

Метки: матричный, накопитель

...коллекторе транзистора 4 или 5 опускается ниже низкого базового уровня в выбранном элементе памяти навеличину напряжения отпирания р-п-перехода коллектор - база транзистора4, 5, что приводит к установке набазе этого транзистора низкого уровня и запиранию связанного с ним побазе транзистора 2 или 3 триггера.10 У запираемого транзистора 2 или 3возрастает коллекторный потенциал,что приводит к отпиранию другоготранзистора 2 или 3, ранее закрытого,Высокое быстродействие в режиме 15 записи информации достигается за счетувеличения тока во входе-выходе 13,14 столбца матричного накопителя,потен -циал которого,в результате изменения состояния выбранного элемента памяти, 20 должен упасть, что ускоряет процессразряда емкости этого узла, так...

Номер патента: 1348908

Опубликовано: 30.10.1987

Авторы: Ильченко, Низовцев, Скрыпов

МПК: G11C 11/40

Метки: запоминающего, матрица, постоянного, устройства

...шина 5 начинает заряжаться от шины 2 питаниячерез нагрузочцый элемент 6 цо высокого уровня, превышающего уровеньопорного напряжения, и транзистор12 открывается, Если теперь податьна шину 19 запуска высокий уровень,то транзистор 15 открывается, выходная шина 16 начинает разряжаться через открытые транзисторы 11, 12 и15, а выходная шина 17 - через открытые транзисторы 13 - 15, Но таккак схема сравнения симметрична, ауровень сигнала, действующего на затворе транзистора 12 больше, чемопорное напряжение, то выходная шина 16 разрядится быстрее, чем шина17, и транзистор 13 закрывается, приэтом на выходной шине 17 восстанавлцваеФся высокий уровень (через нагрузочный элемент 1 О от шины 2 питания) и поддерживает транзистор 13 воткрытом...

Номер патента: 1358001

Опубликовано: 07.12.1987

Авторы: Гарицын, Дымшиц, Наумченко

МПК: G11C 11/40, G11C 17/00

Метки: запоминающего, матричный, накопитель, полупроводникового, устройства

...6 и 7 имеют и-тип проводимости. При записи О на числовую шину 4(исток) подается потенциал отрицательнойполярности, а на разрядную шину 5положительный потенциал, величина которого достаточна для того, чтобы в диэлектрическом слое 8 сформировался отрицательный объемный заряд, который сохраняется при отключении питания.Пороговое напряжение транзистора определяется выражением Чп (О) =4+ -- , (1)йсгде Ч, - исходное пороговое напряжениетранзистора;Я - величина заряда, сформированного при записи О в диэлектрическом слое 8;С - емкость подзатворного диэлектрика.Для записи 1 полярность напряжения, 45 подаваемого на разрядную 5 и числовую 4 шины, изменяется и в диэлектрическом слое 8 формируется положительный заряд. ПороРцг,ВНИИПИ Заказ...

Номер патента: 1358002

Опубликовано: 07.12.1987

Авторы: Войтович, Королев

МПК: G11C 11/40

Метки: памяти, элемент

...контакта подавляется током стробирующего импульса 1 протекающимв катушке 1, Величина циркулирующеготока 1 ч в катушке 3 является запоминаемойвеличиной, Запоминание осуществляетсяпосле уменьшения до нуля тока 1,. Еслипосле этого ток 1 не изменяется, то не меняется и распределение токов в схеме. Еслиток 1, изменяется, например, на Л 1 то,очевидно, что в катушке 3 по.прежнему сохраняется ток 1, а в катушке 4 ток изменяется на величину40гХХг=ЛУ,Кгг-ДгУ г,При использовании элемента для аналого-цифрового преобразования катушка 3индуктивно или гальванически связываетсяс одним джозефсоновским элементом (например, сквидом) или несколькими,При указанном исполнении предлагаемого элемента (фиг, 2) необходимо учестьпоказанную паразитную...

Номер патента: 1361626

Опубликовано: 23.12.1987

Авторы: Братов, Кравченко, Старосельский, Суэтинов

МПК: G11C 11/40

Метки: памяти, элемент

...1 являются нормально открытыми, а транзисторы 11 и 12 - нормально закрытыми, транзисторы блоков 2 и 3 выбор- ки - нормально закрытыми, транзистор 13 узла 4 смещений - нормально открытым.Шина 5 выборки элемента памяти одновременно является шиной питания для триггера 1, что позволяет не подключать выводы элемента памяти к двум различным шинам выборки и питания. В результате разрядные шины 7 и 8 пересекаются с меньшим количеством строчных шин. Емкости разрядных шип уменьшаются, и, следовательно, уменьшается время их перезаряда в режиме выборки.Элемент памяти работает следующим образом.В режиме хранения на шине 6 поддерживается нулевой потенциал, на " шине 5 - потенциал БрЦ - ц+, где Б - напряжение отпирания барьерного перехода П -...

Номер патента: 1361627

Опубликовано: 23.12.1987

Авторы: Аваев, Наумов

МПК: G11C 11/40

Метки: памяти, ячейка

...слое 2 р-типа у боковой поверх 272ности 7 углубления и отделен от затвора слоем 1 О параэлектрика (транзистор типа металл-параэлектрик -полупроводник). Одновременно в структуре сформирован МДП-транзистор совстроенным каналом п-типа, истокомкоторого является полупроводниковыйслой 9 в месте его контакта 15 сослоем 13, стоком - шина 17, затво- "ром - слой 9, а канал образуется вслое 13,В режиме хранения напряжение нашине 23 строки равно нулю, МДП-транзистор 21 закрыт и бистабильный элемент отключен от шины 24 столбца,При записи на шине столбца устанавливается напряжение логического нуля или логической единицы, После этого на шину строки 23 подается импульс, отпирающий МДП-транзистор 21.,При считывании на шине 24 столбцапредварительно...

Номер патента: 1361628

Опубликовано: 23.12.1987

Автор: Аваев

МПК: G11C 11/40

Метки: запоминающего, матричный, накопитель, устройства

...соответствует логическому нулю, а высокий Р - логической единице. Двухзатворный транзистор 16 закрыт при сквозном 5 Ообеднении носителями слоя.При считывании на шины 18 записи подают нулевое напряжение, на шинах 19 считывания предварительно устанавливают напряжение У , которое по окончании импульса установки поддер,живается емкостью шины, После этого подают отрицательный импульс ампли" тудой Пя,на шину 17 выборки, .Тран 8 2зистор. 16 отпирается в случае храйения логического нуля, и напряжениена шине 19 понижается. В случае хранения логической единицы транзистор16 остается закрытым, а напряжениена шине 19 не изменяется,В накопителе считывание является неразрушающим, так как при считываниизапоминающий конденсатор не связан сшиной столбца...

Номер патента: 1361629

Опубликовано: 23.12.1987

Автор: Худяков

МПК: G11C 11/40

Метки: памяти, элемент

...4 ивыход5 подается высокий положительный потенциал, а управляющий затвор запоминающего транзистора 1 заземляется.При этом происходит туннелированиеэлектронов с плавающего затвора и запоминающий транзистор 4 переходит в 5 О.состояние с низким пороговым напряжением (порядка -5 В). Коммутируемыецепи оказываются замкнутыми.В режимах невыбора при записи навход 4 или на выход 5 не подается высокий потенциал. При этом на стоктранзистора 1 и соединенную с нимтуннельную область не попадает высокий потенциал либо ввиду того, что закрыт ключевой транзистор 2, либоввиду отсутствия высокого напряженияна выходе 5. Таким образом, записи непроисходит и коммутируемые цепи остаются разомкнутыми,В режиме чтения на вход 8 подается положительное...

Номер патента: 1361630

Опубликовано: 23.12.1987

Автор: Игнатьев

МПК: G11C 11/40

Метки: запоминающее

...1 памяти с высокимбазовым потенциалом, после завершенияформирования уровня напряжения на базах токоограничительных транзисторов 11 и 12 соответствующего блока 2компенсации разброса параметров элемента памяти целиком протекает в выбранный элемент 1 памяти, В результате описанного распределения токовсчитывания на информационных входахвыходах 18 и 19 выбранного столбцаматрицы Формируются логические напряжения, На входах/выходах 18 и 19,где ток считывания протекает в эмит 1361630тер токоограничительного транзистора11 или 12 блока 2 компенсации разброса параметров элемента памяти,формируется напряжение низкого логи 5ческого уровня, а на других информационных входах/выходах 18 и 19 формируется.напряжение высокого логического уровня,Блок 2...