Ячейка памяти

ОЮЗ СОВЕТСНИХ ОЦИАЛИСТИЧЕСНИРЕСПУБЛИН 04 С 11 С фь СР978. вычис ть ис- гральГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ(57) Изобретение относится клительной технике и может бьпользовано для создания интеных схем статических эапомин устройств с произвольной выборкойна МДП-транзисторах. Целью изобретения является увеличение быстродействия ячейки памяти. Поставленнаяцель достигается тем, что в ячейкупамяти введены компенсирующий резистор, первый и второй выводы которого подсоединены соответственно кшине питания и к затвору первого ключевого транзистора, фиксирующий резисторпервый и второй выводы которогоподсоединены соответственно к общейшине и к стоку второго ключевого,транзистора, затвор которого соединяется с шиной записи. 1 ил.Изобретение относится к вычислительной технике и может бьггь использовано для создания интегральных схем статических оперативных запоми 5 нающих устройств с произвольной выборкой, построенных на МДП-приборах. Целью изобретения является увеличение быстродействия ячейки памяти. 1 пНа чертеже показана электрическая схема ячейки памяти.Ячейка памяти содержит первый ключевой транзистор 1, второй ключевой транзистор 2, адресный транзистор 3, 15 компенсирующий резистор 4, фиксирующий резистор 5, шину б питания, общую шину 7, адресную шину 8, разрядную шику 9 и шину 10 записи, промежуточный узел 11 и запоминающий узел 20 узел 12.Ячейка памяти работает следующим образом.Для записи информации в ячейку на шины 8 и 10 подается отпирающее 25 напряжение, Адресный транзистор 3 и транзистор 2 открываются и напряжения в промежуточном узле 11 и в запоминающем узле 12 устанавливаются в соответствии с напряжением на ин- З 0 формационной шине 9 - логический "0" или логическая " 1". После окончания записи ячейка переводится в режим хранения. Для этого на шину 10 подается низкий уровень напряжения, а на шину 8 подается запирающее напряжение и адресный транзистор 3 закрывается.Уровень напряжения на вине 10 в режиме хранения должен превышать 40 сумму максимального уровня напряжения логического "0" в узле 11 и порогового напряжения транзистора 2, но бьггь меньше суммы минимального уровня напряжения логической 1 в 45 узле 11 и порогового напряжения транзистора 2, т.е. низкий уровень напряжения на шине 10 должен быть таким, чтобы транзистор 2 был закрытым при хранении в ячейке напряжения логической " 1" и был открытым при хранении логического О, Хранение напряжения логической 1 в узле 12 обеспечивается компенсирующим резистором 4, через который происходит подразряд от источника питания для компенсации токов утечки. Транзистор 1 при этом открыт, Узел 11 подключен через него к источнику питания, что обеспечивает в этом узле напряжение логической "1". При хранении напряжения логического нОн в ячейке транзистор 2 открыт, его сопротивление значительно меньше, чем сопротивление резисторов 4 и 5, поэтому уровни напряжения в узлах 11 и 12 определяются соотношением сопротивлений этих резисторов.Перед считыванием информации из запоминающей ячейки на информационной шине устанавливается напряжение логического "0", При считывании на адресную шину подается отпирающее напряжение. Если в ячейке хранится напряжение логической " 1", то информационная шина заряжается до напряжения логической " 1" через открытый транзистор 1 и адресный транзистор 3. Если в ячейке хранитсялогический "0", то транзистор 1 закрыт и информационная шика остается под напряжением логического0".Таким образом, благодаря введению двух резисторов, один иэ которых обеспечивает компенсацию токов утечки при хранении в ячейке напряжения логической " 1", а второй фиксирует напряжение запоминающих узлов при хранении напряжения логического0, отпадает необхоцимость в регенерации информации в ячейке, что приводит к увеличению ее быстродействия.Формула изобретенияЯчейка памяти, содержащая адресный транзистор, затвор и сток которого являются соответственно адресным и информационным входами ячейки памяти, первый ключевой транзистор, сток и исток которого соединены соответственно с шиной питания ячейкипамяти и истоком адресного транзистора, второй ключевой транзистор, сток и исток которого соединены соответственно с истоком и затвором первого ключевого транзистора, о т л ич а ю щ а я с я тем, что, с целью увеличения быстродействия ячейки памяти, в нее введены компенсирующий резистор, первый и второй выводы которого подсоединены соответственно к шине питания ячейки памяти и кзатвору первого ключевого транзистора, фиксирующий резистор, первый и второй выводы которого подсоединены соответственно к шине нулевого потенз 13271874циала ячейки памяти и к стоку второ- торого является входом записи ячейкиго ключевого транзистора, затвор ко- памяти,Составитель Б.ВенковТехред Л,Олейник ктор А окосов