Матричный накопитель для электрорепрограммируемого запоминающего устройства

(19 б 11 С 11 4 ПИСАНИЕ ИЗОБРЕТЕНИ ВИДЕТЕЛЬСТ ОРСКОМ Авычислисозданающих нформаСУДАРСТВЕННЫЙ КОМИТЕТ ССС О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯЭЛЕКТРОРЕПРОГРАММИРУЕМОГО 3ПОМИНАЮШЕГО УСТРОЙСТВА(57) Изобретение относится ктельной технике, в частности книю перепрограммируемых запомиустройств, способных сохранять и цию после отключения питающего напряжения. Целью изобретения является повышение надежности и времени хранения информации. Поставленная цель достигается за счет того, что в каждом столбце затворы вторых адресных МДП-транзисторов подключены к соответствующей шине выборки столбца. Ячейки памяти организованы в матрицу таким образом, что управление адресными МДП-транзисторами можно осуществлять одним вдоль строки, а другим вдоль столбца. Одновременно с новой конструкцией осуществляется новый способ управления матрицей, позволяющий организовать работу схемы на двух логических состояниях, характеризующихся встроенным и индуцированным каналами а запоминающего транзистора. 3 ил.5 1 О 15 20 25 ЗО 35 40 45 50 55 1Изобретение относится к вычислительной технике, в частности к созданиюэлектрически перепрограммируемых запоминающих устройств (ЗППЗУ), способных сохранять информацию после отключения питающего напряжения.Цель изобретения - повышение надежности и времени хранения информации.На фиг. 1 представлен вариант принципиальной электрической схемы фрагментапредлагаемого накопителя; на фиг. 2пример топологии этого фрагмента; нафиг. 3 - график входных характеристикэлемента памяти в первом и втором логических состояниях,Накопитель содержит ячейки 1 памяти,состоящие из последовательно соединенныхпервого адресного МДП-транзистора 2, запоминающего транзистора 3 со структуройтипа МДДП и второго адресного МДПтранзистора 4. Истоки транзисторов 2 и стоки транзисторов 4 объединены в каждойстроке соответствующими разрядными шинами 5 и 6, которые являются общимис аналогичными шинами смежных строкнакопителя.В каждой строке накопителя затворытранзисторов 2 объединены шиной 7 выборкистроки, в каждом столбце затворы запоминающих транзисторов 3 объединеныпрограммирующей шиной 8, затворы вторыхадресных МДП-транзисторов 4 подключенык одной из двух шин 9 и 10 выборкистолбца, каждая из которых является общей для двух смежных столбцов, причемзатворы транзисторов 4 смежных ячеек,строки которых соединены с общей разрядной шиной 6, подключены к различнымшинам выборки столбца.Данная электрическая схема накопителяЭППЗУ благодаря возможности независимого от запоминающего транзистора 3 управления транзисторами 2 и 4 и произвольной выборки ячеек с помощью взаимно перпендикулярных затворных шин 7, 9 и 10 позволяет реализовать новый способ управления всей матрицей, включающий в себяоперации программирования, считывания истирания информации.Сущность способа состоит в следующем.Вначале, перед операцией программирования, на изолированную подложку матрицыподают положительное напряжение ( 25 В)относительно нужной группы шин затворовзапоминающих транзисторов и переводятуказанную группу транзисторов в первоелогическое состояние, характеризующеесявстроенным каналом элемента памяти с напряжением отсечки 8 В (фиг. 3, кривая Л).При этом в диэлектрик МДД.П = структуры заносится положительный заряд. Затемпроизводят избирательное программирование ячеек памяти, выбранных с иомогцьюсоответствующих шин, переводя при этомвыбранные ячейки во второе логическое состояние, характеризующееся исходным индуцированным каналом запоминающих транзисторов, при помощи подачи на заданные программирующие шины запо. минающих транзисторов положительного напряжения относительно подложки (фиг. 3, кривая Б). Такое программирование означает избирательное стирание информации, записанной в виде первого логического состояния во всю матрицу. Например, для записи второго логического состояния в запоминающий транзистор ячейки 1 заземляют, например, шину 5, открывают с помощью шины 7 транзистор 2 и подают напряжение записи на шину 8. При этом запоминающий транзистор ячейки 1 приобретает второе логическое состояние, поскольку все напряжение записи приходится на его подзатворный диэлектрик. Запрет записи в остальные ячейки столбца, в котором находится ячейка 1, осуществляют путем подачи опорного напряжения (-15 В) через разрядные шины невыбранных строк в каналы соответствующих запоминающих транзисторов, что конструкция накопителя позволяет сделать благодаря списанному подключения затворов вторых адресных транзисторов к разным управляющим шинам при общей разрядной шине. Считывание информации, например, из ячейки 1 производят оценивая ток в цепи: шина 5 - канал первого адресного транзистора 2 - канал запоминающего транзистора 3 - канал второго адресного транзистора 4 - шина 6 при открытых адресных транзисторах 2 и 4. Открывание транзисторов 2 и 4 с помощью взаимно перпендикулярных шин 7 и 10 является одновременно и выборкой нужной ячейки памяти. При считывании на затворе запоминающего транзистора 3 сохраняют нулевой потенциал. Если в ячейке записано первое логическое состояние, то указанная цель будет замкнута, если второе - то разомкнута (фиг. 3).Стирание информации осуществляют записью одного любого логического состояния во все ячейки, объединенные одной шиной затворов запоминающих транзисторов 3 или группой шин, или во всю матрицу. Причем более предпочтительной является запись первого состояния, тогда матрица остается подготовленной для последующего программирования.На фиг. 2 - представлен фрагмент топологии накопителя, в котором имеются диффузионные П+= шины. Затворы транзисторов 2 выполнены и обьединены в шины 7 первым слоем поликремния, затворы транзисторов 4 и шины 9 и 10 - вторым слоем поликремния, а затворы запоминающих транзисторов 3 и шины 8 - алюминием.ззб 1 О Фор,иула изобретения 2 Цниаг. Из топологической схемы видно, что поочередное объединение шиной 9 затворов транзисторов 4, смежных столбцов матрицы, позволяют объединить шину 6 для смежных строк, и существенно зкономить площадь накопителя. Плошадь ячейки памяти при типичных на данное время ограничениях п-канальной технологии составляет) в такой организации матрицы 350 мкм-, что позволяет реализовать ИС ППЗУ информационной емкостью 32 Кбит на площа)ди кристалла менее 25 мм-. Матричный накопитель для электрорепрограммируемого запоминающего устройства, содержащий ячейки памяти, каждая из которых состоит из последовательно соединенных первого адресного МДП-транзистора, запоминающего МДП-транзистора и второго адресного МДП-транзистора, причем стоки и истоки адреснь 1 х МДП-транзисторов ячеек памяти смежных строк подключены к соответствующим общим разрядным шинам, в каждой строке затворы первых адресных МДП-транзисторов каждой ячейки памяти подключены к соответствующей шине выборки строки, в каждом столбце затворы запоминающих МДП-транзисторов подключены к шине записи, отличающийся тем, что, с целью повышения надежности и времени хранения информации в накопителе, в каждом столбце затворы вторых адресных МДП-транзисторов подключены к соответствующей шине выборки столбца.Составитель 31. Лмусьева Редактор Л. Козориз Гекрсд И. Бсрсс Корректор Г. Решетник Ла каз 380949 Тираж 589 Подписное ВНИИГ 1 И Государственного когиитста СССР по дегани изобретений и открытий 113035, Москва, Ж - 35, Рауьнскаи наб., д. 4/5 Производственно-нолигра 1 ричсское предприятие, г. Ужгород. угн Проектная, 4