Матрица постоянного запоминающего устройства

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) 111 8908 11 С 11 40 Й КОМИТЕТ СССР РЕТЕНИЙ И ОТКРЫТИЙГОСУДАРСТ 8 ЕКК ПО ДЕЛАМ ИЗОБ ИЯ САНИЕ ИЭОБРЕТ Г 11 ВАОюл. Вф 40о, Л,П,Низов ычиснтеграль иств,повышени 088.8 У 5. К 6-РЕ 1 микро ель а содер порного вого эл 4:а К АВТОРСКОМУ СВИ ТЕЛЬСТ(54) МАТРИЦА ПОСТОЯННОО ЗАДЕГО УСТРО 1 СТВА(57) Изобретение относитсялительной технике и может бпользовано при разработке иных схем запоминаюеих устроЦелью изобретения являетсябыстродействия, Поставленнадостигается тем, что матрицяхт пороговые блоки, шины онапряжения и запуска порогомента, 1 з,п, ф-лы,ил, 1348908Изобретение относится к вычислительной технике и может найти применение при разработке цифровых интегральных схем на МДП-транзисторах,Цель изобретения - повышение быстродействия постоянного запоминающего устройства (ПЗУ),На чертеже изображена матрицаПЗУ,Матрица содержит общую шину 1,шину 2 питания, адресные шины 3, инверторы 4, каждый из которых состоит изразрядной шины 5, нагрузочного элемента 6 и запоминающих транзисторовпороговые блоки 8, состоящие изнагрузочных элементов 9 и 10, первого ключевого транзистора 11, третьего ключевого транзистора 12, второго ключевого транзистора 13, четвертого ключевого транзистора 14, пятого ключевого транзистора 15, выходной шины 16 инверсного плеча, выходной шины 17 прямого плеча, входнойшины 18 опорного напряжения и входной запускающей шины 19, В быстродействующей матрице в каждом инверторе4 нагруэочный элемент 6 включен между разрядной шиной 5 и шиной 2 питания, истоки запоминающих транзисторов 7 поцключены к общей шине 1,стоки - к разрядной пине 5, затворык соответствующим адресцым шинам 3,в каждом пороговом блоке нагруэочныйэлемент 9 включен между выходной шиной 17 и шиной 2 питания, цагрузочный элемент 10 включен между выходной шиной 7 и шиной 2 питания, стокпервого ключевого транзистора 11 подключена к выходной шине 16 ицверсного плеча и затвору второго ключевого транзистора 13, затвор - к выходной шине 17 прямого плеча, исток - кстоку третьего ключевого транзистора12 затвор третьего ключевого транзистора 12 подключен к соответствующей разрядной шине 5, исток - к стоку пятого ключевого транзистора 15,сток второго ключевого транзистора13 подключен к выходной шине 17 прямого плеча, исток - к стоку четвертого ключевого транзистора 14, затворчетвертого ключевого транзистора 14подключен к шине опорного напряжения, исток - к стоку пятого ключевого транзистора 15, затвор пятого ключевого транзистора 15 подключен кшине 19 запуска сигнала, исток - кобщей шине,5 10 15 20 25 30 35 40 45 50 5,5 Пороговое устройство (схема срав"нения) представляет собой симметричный КБ-триггер с управлением (т,е,паразитные емкости выходных шин 16и 17 равны, идентичны нагруэочныеэлементы 9 и 10, транзисторы 11 и 3,12 и 14 соответственно),Матрица ПЗУ работает следующймобразом,На шине 18 опорного напряжениязадается требуемый уровень опорногонапряжения (уровень компарирования),Пусть в начальный момент времени нашине 19 запуска действует низкий уровень входного сигнала ("0"), тогдатранзистор 15 закрыт и выходные шины 16 и 17 заряжены до высокого уровня ("1") через нагруэочные элементы9 и 10 соответственно от шины питания, Следовательно, транзисторы 11,13 и 14 открыты, но так как транэистор 15 закрыт, уровень сигнала навыходных шинах 16 и 17 не зависит отуровня сигнала, действующего на зат"воре логического транзистора инверсного плеча 12 в этот момент времени,Подадим теперь на шины 3 комбинацию входных сигналов, Если разрядная шина 5 в цачапьный момент быларазряжена (т,е, уровень сигнала нашине 5 соответствовал "0") а комбинация входных сигналов состоит изодних "0", то разрядная шина 5 начинает заряжаться от шины 2 питаниячерез нагрузочцый элемент 6 цо высокого уровня, превышающего уровеньопорного напряжения, и транзистор12 открывается, Если теперь податьна шину 19 запуска высокий уровень,то транзистор 15 открывается, выходная шина 16 начинает разряжаться через открытые транзисторы 11, 12 и15, а выходная шина 17 - через открытые транзисторы 13 - 15, Но таккак схема сравнения симметрична, ауровень сигнала, действующего на затворе транзистора 12 больше, чемопорное напряжение, то выходная шина 16 разрядится быстрее, чем шина17, и транзистор 13 закрывается, приэтом на выходной шине 17 восстанавлцваеФся высокий уровень (через нагрузочный элемент 1 О от шины 2 питания) и поддерживает транзистор 13 воткрытом состоянии, Таким образом, на выходной шине 17 устанавливается высокий уровень сигнала ("1") соответствующий заданнойкомбинации сигналов на адресных шинах 3 инвертора 4, состоящей из "О"После того, как произведено считывание информации с выходной шины 17(являющейся выходной шиной порогового устройства), на шину 19 управляющего сигнала снова подается низкийуровень сигнала и пороговое устройство устанавливается в свое первоначальное состояние, соответствующеевысокому уровню сигнала на шинах16 и 17,Если при задаваемой комбинациивходных сигналов на затворе хотя быодного из транзисторов 7 действуетвысокий уровень, а в начальный момент времени соответствующая разрядная шина 5 инвертора 4 заряжена довысокого уровня, то шина 5 начинаетразряжаться через соответствующийтранзистор 7 до низкого уровня, величина которого меньше,. чем уровенькомпарирования, Если теперь податьна шину 9 высокий уровень, то транзистор 15 открывается, при этом выходная шина 16 начинает разряжатьсячерез открытые транзисторы 11, 12и 15, а шина 17 - через открытыетранзисторы 13-15. Но так как схемасравнения симметрична, а уровеньопорного напряжения, действующегона затворе транзистора 14 больше,чемнизкий уровень сигнала, действующего на затворе транзистора 12, то шина 17 разряжается быстрее, чем шина16, и транзистор 11 закрывается,приэтом на шине 16 восстанавливаетсявысокий уровень. Таким образом, навыходной шине 17 устанавливается низкий уровень 4 , соответствующий заданной комбинациисигналов на адресных шинах инвертора 4,После считывания информации с выходной шины порогового устройства на шину 19 подается "О" и схема устанавливается в свое исходное положение. Формула и э о б р е т е н и я1. Матрица постоянного запоминающего устройства, содержащая накопи 5тель адресные шины которого являют 1ся входом матрицы, нагрузочные элеМенты, первые выводь 1 которых подсоеинены к разрядным шинам накопителя,торые выводы нагрузочных элементовподключены к шине питания, о т л и -а ю щ а я с я тем, что, с цельюповышения быстродействия матрицы,онасодержит пороговые блоки, причем информационный, установочный и такто 15 вый входы порогового блока подсоединены соответственно к разрядной шине, шинам опорного напряжения и запуска, а выход порогового блока является соотве гствующим выходом матрицы.2 п 2. Матрица по п,1, о т л и ч а ю -щ а я с я тем, что пороговый блоксодержит первый ключевой транзистор,второй ключевой транзистор, сток изатвор которого соединены соответст 25 венно с затвором и стоком первогоключевого транзистора, третий ключевой транзистор, сток которого соединен с истоком первого ключевого транзистора, а затвор является информаЗо ционным входом порогового блока,четвертый ключевой транзистор, сток иисток которого соединены соответственно с истоком второго и третьегоключевых транзисторов, а затвор яв 35ляется установочным входом порогового блока, пятый ключевой транзистор,сток, исток которого соединены соответственно с истоком третьего ключевого транзистора и шиной нулевого4 О потенциала, а затвор яв.1 яется тактовым входом порогового блока, первыйнагрузочный элемент, первый и второйвыводы котороговенно со стоком первого ключевого45 транзистора и шиной питания, второйнагрузочный элемент, первый в:водкоторого соединен со стоком второгоключевоГо транзистора и являтся выходом порогового блока, а второй вывод соединен с шиной питания,348908 17 Составитель Б,ВенковТехред М.Ходанич Редактор Т,Лазоренко Корректор Н,Король Заказ 5196/52 Тираж 587 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открьтий113035, Москва, Ж, Раушская наб., д,4/5 Производственно-полиграФическое предприятие, г,ужгород, ул,Проектная, 4