Матричный накопитель

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 119) 11 А 40 б 1) 4 С мчитеф ц 1Е ИЗОБРЕТЕНИЯ СПИКДВ 15800, к. 1980. тво СССР /40 1986 СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ НОМУ СВИДЕТЕЛЬСТВ(54) МАТРИЧНЫЙ НАКОПИТЕЛЬ (57) Изобретение относится к электро технике и вычислительной технике и предназначено для использования в биполярных запоминающих устройствах, Цель изобретения - повышение надежности и быстродействия. Матричный элемент содержит четыре транзистора 2-5, пять резисторов 6-10, адресные шины 11, 12, разрядные шины 13, 14. Быстродействие устройства достигаети ся за счет достижения более благоприятного режима перезаряда емкостей узлов эмиттеров транзисторов 4 и5, препятствующих переключению элементов памяти. Падение потенциалав одном узле происходит при включениидополнительного тока записи, направление которого совпадает с направлением тока разряда емкости, а повышение потенциала в другом узле происходит при отключении тока считывания,направление которого противоположнотоку заряда емкости. Повышение надежности обеспечивается стабилизирующим резистором 8, препятствующим отклонению тока хранения из элементовпамяти, причиной которого может бытьимпульсное возрастание базового токатранзисторов 4,5 выборки, в эмиттеркоторых подается ток считывания.1 ил,Изобретение относится к полупроводниковым запоминающим устройствамна биполярных транзисторах.Целью изобретения является повышение надежности и быстродействияматричного накопителя,На чертеже изображена принципиальная электрическая схема матричного накопителя,Матричный накопитель 1 содержитключевые транзисторы 2 и 3, транзисторы 4 и 5 выборки, резисторы 6и 7 триггера, стабилизирующий резистор 8, резисторы 9 и 10 смещения,адресные шины 11 и 12, разрядныешины 13 и 14,В режиме хранения состояния матричного накопителя 1 поддерживаютсяза счет токов, протекающих в элементах памяти в направлении от первыхвходов 11 выборки строк к вторым входам 12 выборки строк. Выборка строкиэлементов памяти в режиме считыванияинформации осуществляется повышениемпотенциалов на соответствующих входах 11 и 12 выборки строки, а нужный столбец выбирается включениемтоков считывания в соответствующиевходы-выходы 13 и 14 столбца. Токисчитывания включаются в эмиттерытранзисторов 4 и 5 матричного накопителя 1, принадлежащего выбраннокстроке матрицы, так как на базах,этих транзисторов установлены самыевысокие потенциалы по отношению костальным, связанным с ними по эмиттерам транзисторов 4 и 5 выборки остальных элементов памяти выбранногостолбца. Базовые потенциалы транзисторов 4 и 5 через эмиттерные р-пперехоцы транслируются на входы-выходы 13 и 14 выбранного столбца,Соотношение уровней на этих входахвыходах 13 и 14,идентифицирует состояние выбранного элемента памяти.В режиме записи информации выбранныйэлемент памяти при необходимости устанавливается в противоположное состояние посредством включения дополнительного тока записи в один извходов-выходов 13 и 14 выбранногостолбца. При этом транзистор 4 или5 выборки, в змиттере которого увеличивается ток, входит в режим насыщЕения в результате увеличения падениянапряжения на соответствующем резисторе 9 или 10 смещения, Напряжениена коллекторе транзистора 4 или 5 опускается ниже низкого базового уровня в выбранном элементе памяти навеличину напряжения отпирания р-п-перехода коллектор - база транзистора4, 5, что приводит к установке набазе этого транзистора низкого уровня и запиранию связанного с ним побазе транзистора 2 или 3 триггера.10 У запираемого транзистора 2 или 3возрастает коллекторный потенциал,что приводит к отпиранию другоготранзистора 2 или 3, ранее закрытого,Высокое быстродействие в режиме 15 записи информации достигается за счетувеличения тока во входе-выходе 13,14 столбца матричного накопителя,потен -циал которого,в результате изменения состояния выбранного элемента памяти, 20 должен упасть, что ускоряет процессразряда емкости этого узла, так какнаправление тока разряда емкостисовпадает с направлением тока записи,У другого входа-выхода 13, 17, потен циал которого повыщается, скоростьперезаряда соответствующей емкостиопределяется величиной сопротивлениянагрузки 6 или 7, подключенной к базе соответствующего транзистора 4 ЗО или 5, Процесс перезаряда может бытьдополнительно ускорен с помощью отключения тока считывания из этоговхода на время записи, так как направление этого тока противоположно 35направлению тока перезаряда емкости,Стабилизирующий резистор 8 матричного накопителя предназначен дляпредотвращения самопроизвольногоопрокидывания, возможного при переключении устройства из режима записив режим считывания информации, Резистор 8 препятствует отклонению токахранения из элемента памяти, причиной которого может стать импульсноевозрастание базового тока транзистора 4 или 5, в эмиттер которого подается ток считывания, так как импульсбазового тока приводит к кратковременному понижению базового потенциала ниже уровня базовых потенциаловв других элементах памяти выбраннойстроки. Причиной ложной перезаписиинформации может служить также токперезаряда диффузионной емкости коллекторного р-и-перехода транзистора4 или 5, который из режима насыщениявозвращается в нормальный активныйрежим, Паразитный ток протекает в соответствующем резисторе 9 или 101343443 Составитель С.ШумилишскаяРедактор Е,Папп Техред М.Дидык Корректор А.Обручар Заказ 4828/51 Тираж 589 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий.113035, Москва, Ж, Раушская наб., д, 4/5-- т Произволственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 смещения и вытекает из базы, его величина и продолжительность процессамогут оказаться достаточными дляполного отключения тока из нагрузкиб или 7, формирующей низкий базовыйуровень, и этот уровень успеет подняться достаточно для переключенияЭЛС ключа, образованного транзисторами 2 и 3 триггера. Этот эффект может быть устранен подбором сопротивлений резисторов 9 и 10 смещения,от которых зависит величина паразитного тока. Формула изобретения Матричный накопитель, содержащий группу элементов памяти, включающих триггер, состоящий из двух ключевых транзисторов, эмиттеры которых соединены, а базы и коллекторы соединены перекрестными связями, и двух нагрузочных элементов на резисторах, первые выводы которых соединены и подключены к первой адресной шине иявляются входом выборки строки, авторые - с коллекторами соответствующих транзисторов триггера, два элемента выборки, каждый из которыхсостоит из транзистора, эмиттер которого подключен к соответствующейразрядной шине и является входом-выходом столбца, база соединена с базой соответствующего транзисторатриггера, и двух резисторов смещения.первые выводы которых подключенык коллекторам соответствующих .транзисторов элемента выборки, о т л ич а ю щ и й с я тем, что, с цельюповышения надежности и быстродействия матричного накопителя, в каждыйэлемент памяти введен стабилизирую О щий резистор, первый вывод которогоподключен к эмиттерам транзисторовтриггера, а второй - к второй адресной шине, вторые выводы резисторовсмещения подключены к шине нулевогопотенциала накопителя,