Способ изготовления элемента памяти

94 С 11 С 11/4 АВТОРСКОМУ С ЕЛЬ ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) Патент СПА Р 3436282,кл. 148-187, опублик. 1969.ТЗЯСС Вх 8 евг оК ТесЬп 1 са 1 Рарег1976, р. 182(54) СПОСОБ ИЗГОТОВЛЕНИЯ ЭЛЕИЕНТАПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральньгх схем запоминающих устройств. Це-лью изобретения является упрощениетехнологии изготовления элемента памяти. Поставленная цель достигаетсятем, что после размещения первой ивторой областей изолирующего слоя полупроводниковую подложку легируют последовательно примесью второго и первого типов проводимости и проводяттермообработку до смыкания примесивторого типа проводимости под первойобластью изолирующего слоя. 1 ил.35 Изобретение относится к производству интегральных схем и может бытьиспользовано в дешевых запоминающихустройствах с информационной емкостью 4 К,5Целью изобретения является упрощение технологии изготовления элементапамяти.На чертеже представлена последовательность основных технологическихопераций, иллюстрирующая предлагаемыйспособ изготовления элемента памятидинамического запоминающего устройства. 15Ячейка памяти содержит три вывода.Два из них 1 и 2 выполнены металлическими, соединены с крайними областями четырехслойной структуры. Рольтретьего вывода выполняет диффузионная область 3 п-типа, изготовленнаяв монокристаллической подложке 4 р=типа. Составной р-и-р-транзисторимеет высокий коэффициент усиления с(,что достигается использованием самосовмещенного эмиттера 5 р+-типа, расположенного в касающейся разряднойшине 3 вертикальной и-области 6.Крайняя и+-область 7, являющаяся эмиттером п-р-п-транзистора, расположена в З 0его р-базе 8. Сверху схема защищенаслоем 9 диэлектрика. Боковая диэлектрическая изоляция осушествлена с по"мощью вертикальных областей 10 из810 т.Способ изготовления матрицы накопителя включает операции изготовле"иия в исходной монокристаллическойподложке 4 р -типа вертикальныхобластей 10 из диэлектрика для боковойизоляции компонентов и и-разрядныхобластей 3, двух диффузий и" и рфтипа с применением одного фотошаблона для изготовления самосовмещенного 45эмиттера р-п-р-транзистора, образованного вертикальными областями рфтипа 5 и и-типа 6. Способ включаеттакже операции диффузии р-типа и диффузии и -типа для формирования соот+50ветственно базы 8 и эмиттера 7 п-р.птранзистора, вскрытия окон под контакты и формирования металлизации.После изготовления в исходной монокристаллической рподложке 4 вер 55тикальных областей 10 из диэлектрика(операция а) изготавливают разряднуюи-область 3 легированием поверхностиподложки примесью второго типа проводимости без применения фотошаблона. Ширину области 10-1 диэлектрика выбирают меньшей ширины области 10-2 диэлектрика, Термообработку проводят так, чтобы и-область 3 сомкнулась под областью 10-1 изолирующего слоя и не сомкнулась под областью .10-2 изолирующего слоя, Базу 8 и-р-и- транзисторов изготавливают с помощью легирования примеси первого типа проводимости, причем легирование проводят по всей поверхности подложки без применения фотошаблона (операция 6).После этого с помощью двух последовательных легирований примесей первого и второго типа проводимости соответственно изготавливают самосовмещенный эмиттер токозадающего транзистора, образованный р+-областью 5 и и-областью 6. Глубина первой диффузии и-типа выбирается такой, чтобы упомянутая п-область 6 сомкнулась с горизонтальной п-разрядной областью столбцов 3 (операция в),Формирование сильнолегированных п+-областей под эмиттер и-р-и-транзистора и вывод от разрядной и-области 3 осуществляют с помощью локальной диффузии и -типа. При этом выполняют эмиттер 7 и-р-п-транзистора и и+-область 11, перекрывающую сверху вертикальную и-область 6. Затем вскрывают окна под контакты и формируют металлизацию, в частности вывод 12 от разрядной шины 3 столбцов и словарные шины 1 и 2 строк матрицы накопителя (операция ъ).. Предлагаемый способ изготовления позволяет упростить технологию изготовления элемента памяти благодаря сокращению числа используемых фото- шаблонов с семи до пяти.Упрощению технологии изготовленияспособствует и использование болеедешевых монокристаллических подложекбез использования эпитаксиальныхслоев.Формула изобретенияСпособ изготовления элемента памяти, заключающийся в размещении первой и второй вертикальных областей изолирующего слоя в приповерхностной области полупроводниковой подложкипервого типа проводимости, нанесении первого маскирующего слоя с отверс3 13255 бЗ 4тиями на поверхности полупроводнико- упрощения технологии изготовления эпевай подложки, последовательном леги- мента памяти, после размещения первой ровании примесей второго и первого и второй областей изолирующего слоя, типа проводимости, нанесении второго полупроводниковую подложку последомаскирующего слоя с отверстиями, ле вательно легируют примесью второго гировании примеси второго типа прово- типа проводимости и примесью первого димости и последовательном нанесении типа проводимости и проводят термообдиэлектрического слоя с отверстиями работку до смыкания примеси второго и шин проводящего слоя, о т л и - типа проводимости под первой вертич а ю щ и й с я тем, что, с целью 10 кальной областью изолирующего слоя. 27 120 оставитель БехредА.Ерав иков Корректор Л. Пилипенко актор Н,Лазаренко 3116/4 589 Подпиго комитета СССРий и открытийаушская наб., д, 4/ 9 Тираж ВНИИПИ Государственнпо делам изобрете 113035, Москва, Ж,Производственно-полиграфическое предприятие, г, Ужгор Проектная,