Запоминающее устройство

) 4 б 1 1 С 1 1(4 ПИСАНИЕ ИЗОБРЕТЕНИЯ К А ВТОРСКОМЪГ ЕЛ У И. Я риле ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(46) 15.06.87. Бюл,22 (72) В. П, Сидоренко, С. А. А. Хоружий и С. В. К (53) 681.327.6 (088.8) (56) Патент США398 кл. б 06 Р 7(38, опублик.Патент РСТ081/00 кл. б 11 С 1/40, опубли (54) ЗАПОМИНАЮЩЕЕ (57) Изобретение относит и вычислительной технике для использования, в части ных полупостоянных ЗУ. 8604,1976,783,к. 198.УСТРОЙСТВОсй к электроннойй предназначеноости, в интегральЦелЬю изобретения является уменьшение потребляемой мощности, повышение быстродействия. Поставленная цель достигается тем, что в формирователи управляющих сигналов введены элементы блокировки на транзисторах с соответствующими связями, что полностью исключает сквозные протекающие токи в цепях формирователей в активном режиме при считывании и в режиме с пониженным потреблением мощности и повышает быстродействие при использовании в ЗУ большой информационной емкости за счет обьедииения запоминающих транзисторов каждого разряда в отдельные массивы накопителя, подключаемые к информационной шине. 1 ил,Изобретение относится к электронной ивычислительной технике и предназначенодля использования, в частности, в интегральных полупостоянных ЗУ.Целью изобретения является уменьшение пьтребляемой мощности, повышениебыстродействия.На чертеже представлена электрическаясхема устройства (она включает массив накопителя и дешифрирующие схемы),1 ОУстройство содержит накопитель, выполненный на 16 запоминающих МДП-транзисторах 1, - 1 ц с плавающим затвором,управляющие затворы которых соединеныс шиной строки 2, восемь разрядных шин3, - 3 (первой группы), подключенных к 5шине питания 4 через нагрузочные элементы на транзисторах 5, - 5, с встроеннымканалом и через ключевые элементы натранзисторах 6, - 6, к шине 7 нулевогопоте циала, девять разрядньх шин 889 20(второй группы), подключенных через элементы выборки на транзисторах 9 - 9 г кинформационной шине 1 О, шины 11, - 1 гуправляюших сигналов, формирователи управляющих сигналов содержат элементыблокировки на транзисторах 12, - 12 зарядные транзисторы 13, - 3 с встроеннымканалом, первые коммутирующие транзисторы 14, - 14, вторые коммутирующие транзисторы 15, - 15, шину питания 16, шинууправляющего сигнала 17, адресные шины18 и 9, выходы 20 - 20, формирователейуправляющих сигналов.Устройство работает в двух режимах:активном и пассивном, т. е. режиме с пониженным потреблением мощности. В активном режиме устройство работает в режимах Программирование и Считывание.Рассмотрим работу устройства в режиме Программирование. Для реализации режима программирования, т, е. перевода запоми нающего транзистора в состояние высокого уровня порогового напряжения (Ъ, = 8 В), на информационной шине 10, на шине питания 16 и на шине управляющего сигнала 11 обеспечивается высоковольтный сигнал, равный 20 В. На шину выбранной строки 2 подается высоковольтный сигнал, равный 20 В. Если необходимо запрограммировать запоминающий транзистор 1, то выборка разрядной шины Зг осуществляется сигналом выборки, поступающим по шине 1, и равным 5 В, а выборка разрядной шины 8, - высоковольтным сигналом, равным 20 В и поступающим с выхода 20 формирователя управляющих сигналов, при этом на затвор первого коммутирующего транзистора 14, подается сигнал выбора, равный 55 5 В, а на затвор второго коммутирующего транзистора 15 - нулевой потенциал. Г 1 ри этом открывается транзистор 6 обеспечиваюший на истоках транзисторов 1 и 1 з нулевой потенциал, и транзистор 9 з, через который на сток выбранного транзистора 1 подается потенциал, равный 18 В. В зависимости от того, программируется запоминающий элемент или сохраняется в прежнем состоянии, на шине данных обеспечивается высоковольтный сигнал, равный 20 В, или нулевой потенциал.При этом исключается ложное программирование транзистора 3, так как на сток этого транзистора не поступает высоковольтный сигнал, равный 18 В, благодаря тому, что транзистор 9, закрыт.Не программируется также и запоминающий транзистор 5, так как на истоке этого транзистора (шина 3) сохраняется напряжение, близкое к напряжению питания, благодаря тому, что транзистор 68 закрыт,В режиме Считывания на шину 16 подается напряжение 5 В, на шину 17 - нулевой потенциал, запирающий транзисторы 76 - 85, Выборка шины 3, - 3 осуществляется так же, как и в случае программирования. Сигнал, формируемый на выходе 20 - 20 г формирователя управляющих сигналов, имеет потенциал, равный (Чсс - Ъти ) е в 4,0 В, так как выход формирователя подключается через открытый коммутирующий транзистор к выбранной разрядной шине 11 - 11 , потенциал которой равен 5,0 В. В режиме считывания шины 8 - 8 э данного массива через соответствующую информационную шину подключены к соответствующему усилителю считывания, который обеспечивает напряжение считывания на этой шине.Так как транзистор 1 находится в состоянии высокого уровня порогового напряжения (, = 8 В), то напряжение считывания, равное 4, 5 В подаваемое на шину 2, недостаточно для отпирания этого транзисто ра и шина 8,заряжается до напряжения 1,4 В, которое усилитель считывания воспринимает как напряжение высокого уровня.Если транзистор 1, находится в состоя. нии низкого уровня порогового напряжения (= - 2 В), то шина 10 через открытый транзистор 9 з и разрядная шина 8 з разряжаются через открытые транзистор 1 и транзистор бг,Перепад напряжения до 20 мВ (от 1,4 до 1,38 В) на входе усилителя считывания является достаточным для считывания усилителем напряжения низкого уровня.При этом исключается ложное считывание транзистора 1, так как сигнал, формируемый на выходе 20, формирователя управляющих сигналов и имеющий нулевой потенциал, запирает транзистор 9 г и исключает подключение транзистора 1 к усилителю считывания через информационную шину.Не считывается также информация и с транзистора 1, так как исток этого транзистора (разрядная шина Зв ) не подключается к шине 7 благодаря закрытому транзистору 6 Э.Таким образом, при таком соединении запоминаюших транзисторов исключается паразитное программирование и ложное считывание.В пассивном режиме на шину высоковольтного питания 16 подается потенциал, равный 5 В, на шину управляющего сигнала 17 - нулевой потенциал, запирающий транзисторы блокировки мощности 12, - 12, на шины строк 2 накопителя подается нулевой потенциал с дешифратора строк.Сигналы выбора 1 1, - 11, поступаюшие с дешифратора столбцов и имеющие нулевой потенциал, закрывают транзисторы переключения 6, - 6. На шину младшего адреса 18 и инверсного младшего адреса9 поступает сигнал, равный нулевому потенциалу, который закрывает эти транзисторы. Таким образом, на всех выходах 20, - 20 формируются сигналы, имеющие нулевой потенциал, который запирает транзисторы выбора 9, - 9. При таком включении запоминающие транзисторы не меняют своего состояния сколь угодно долго. В результате в пассивном режиме в данном устройстве полностью исключаются сквозные токи, что приводит к тому, что схема накопителя, организованная таким образом, практически не потребляет мощности,Преимущества предлагаемого устройства перед известными состоят в уменьшении потребляемой мощности при использовании в ЗУ большой информационной емкости за счет значительного уменьшения количества формирователей, за счет введения элементов блокировки, которые полностью исключают сквозные протекающие токи в цепях формирователей в активном режиме при считывании и в режиме с пониженным потреблением мощности; в повышении быстродействия при использовании в ЗУ большой информационной емкости за счет объединения запоминающих транзисторов каждого разряда в отдельные массивы накопителя, подключаемые к информационной шине, вследствие чего уменьшается емкостная нагрузка на соответствуюШих входах 5 10 15 20 25 30 35 40 45 усилителей считывания информации, что в конечном итоге повышает быстродействие ЗУ. Формула изобретенияЗапоминающее устройство, содержашее накопитель, нагрузочные и ключевые элементы, выполненные на транзисторах, причем исток и затвор транзистора каждого нагрузочного элемента подключены к соответствующей разрядной шине первой группы накопителя, а сток подключен к шине питания, сток транзистора каждого ключевого элемента подключен к соответствуюшей разрядной шине первой группы, а исток - к шине нулевого потенциала, формирователи управляющих сигналов, каждый из которых состоит из зарядного транзистора, первого и второго коммутируюших транзисторов, затвор и исток зарядного транзистора соединены со стоком первого коммутирующего транзистора, элементы выборки, выполненные на транзисторах, исток каждого из которых подключен к информационной шине, а сток - к соответствующей разрядной шине второй группы, а затвор - к истоку зарядного транзистора, отличающееся тем, что, с целью снижения потребляемой мощности и повышения быстродействия устройства, в нем каждый формирователь управляющих сигналов содержит элемент блокировки; выполненный на транзисторе, сток которого подключен к шине питания, затвор - к шине управляюшего сигнала, а исток - к стоку зарядного транзистора, исток первого коммутируюшего транзистора первого формирователя управляющих сигналов подключен к шине нулевого потенциала, исток первого коммутирующего транзистора каждого формирователя управляюших сигналов, кроме первого, соединен с истоком второго коммутируюшего транзистора предыдушего формирователя управляющих сигналов и с затвором транзистора соответствующего ключевого элемента, причем исток второго коммутирующего транзистора последнего формирователя управляющих сигналов подключен к шине нулевого потенциала, а затворы первого и второго коммутирующих транзисторов каждого формирователя управляюших сигналов подключены к соответствуюшим адресным шинам.Редактор Н. ГорватЗаказ 2296/46ВНИИПИ Государственного113035, МосквПроизводственно-полиграф Составитель Л. Ам Техред И. Верес Тираж 589комитета СССР по дел а, )К - 35, Раушская ическое предприятие, г