Оперативное запоминающее устройство

(57) Изобрете ной текнике и построении оп ти лля центра процессоров. рение области полного испо Устройство со, нй амити ты 11-11,111 5, м пты 11 Г3 ние относится к вычислитель- может быть использовано при еративной памяти, в частнос,1 ьны и специализированных 11 ель изобретения - расшиприменения за счет более льзования объема памяти.1 ержит блоки 1, 2 оператив 1 ультиплексоры 3, 4, элемен, элементы И-НГ 7 - 12, эле 5, управлякипие виолы 16,7 Я др. Микронрош свенн ного быст)юпейдязь, 1981, с. 138,ж. 1 роектирование ройств с разрялной М.: Мир, 1984,СУДАРСТВЕННЫИ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ А ВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Березенко А, И.сорные комплекты новыствия. М.: Ралио и срис. 65.Мик Лж. Брик Дмикропропессорнык устмолульной оргапизапиекн. 1, с. 134, рис. 3. 12. В 1-10 Е ЗЛ 1 ОМИ 1 Л 1 ОЦЕ) Х. 1) С) ,),)ОИЕСЬ) О Н. ,5 роисГВО Обси(чин)ет з)циси и счигын;)ци( л;(нных и блоки 1 и " ИО д,ресх, форчцрх(чых чу,ьгицлексор )чи 1 и . В 3 Ии(иоси О коОв, ИО тхик)иихвхо. лоц 6 и; хирзв,якццц нхол, чхльтиц,цк(Ороц, чогут Осх ццстнлятьс слелук)щие рож ичь .ре ции. Ис р(л)(с ко.ов злре - св с вхолов 7 и 18 ц Ихо;)блоков 1 и 2, цс рсстзцоцкз этих;.регив и иерелзчз их цд вхо,ы блоков 1 и 2; вылдчд фиксиронднного алрос( и (и ячеики, позволякщая увеличи(, (исло адресуемых ячеек с цочощьк уцрдвляющих входов; преобразование колов алресов на входах 17 и 18 в физические адреса блоков 1 и 2 л,)я уплотнения информации при записи щ )ц)лных слов"Эсех(енты 5 и 6 формируют си ндл обращения к блокам 1 и 2, суммируя сигналы обращения с входа 16 и сигцдлы обращения, полученные н)тем логическог( преобразования младшего адрес- цогО сигнала нз входах 17 и 18 с цомощыо элементов НЕ 9 - 12 и 14, 15. 1 ил. 2 табл.И.обреИие относи гся к вычислитль(ни гхцик( и чожс 6 ьпь исц,)ь(О)д)ц цри ИОстроеции иерзтившй цзчяи,Ис- носги лля цецрдл,ных и сини;,ниров;(цц(х цроцессоров.1)сг)ь)О илобретеция яв,я(.тс 5 р(1 и)ирен)( Обл ти црихсцция х сровсв ( цс се ИОлноО испо,ьзов;(ция Об. ч; ц;чяи.11 з ц ртеж ирс.цднлецд стрх к х рц;я (ехд Онерпиного здиоминанццего усгРОйс)ц;.У(тройсгво солсржит бгц)ки 1 и 2 Оцерзтинц(и Идч)ги, црвый Л и второй 4 чульгицгексор, ),(чсц гы 1-И,111 5 и 6, ИЕЕ.7 1". э.цементы Е 1 Е 18 15), х црзвг 51 к)цие в 5 злы 16, адресные ц,олы 17 и 18, инфорчзциицые вхолы 1) и 2)0, информационные вы. О2 ) 1, );) )Ов( Ихол 2 и вол 26 сц ц;)л; ло ичсю)п) цх,я1,оки 1 и 2 Оц(.рдгивцо ц;х 5 ти црелцззцачсцы лля цриел;), хранения и вылачи информации. Вьщдч; информации цз цервхю груццу ицфорчзциоццх в,холов блок 1 ( ) )р ) ИОи1 5 т) Осх (и(.ств.и - (.1 си цол ( Ярд в, (. Ии(. х ко,( с(,р., ИО(.тх - цдющего и; церих к)руину адресных нхо.в блока 1 (2) Оц(.рз)ивц)и цзмЯти, з вь- лзд ицф)рчдции цд ггорук) груццу информ; Ивонн ы х вы хо;Ов 6. )Ок; 1 ( ) Оцс рати вцой памяти Осх ществляется )н)л управлением колд злрссз, цостуцдюце(О ца вторук груццх длрсцых вколов блока 1 (2) оцеративной ц;)мяти. В,(л)чд ицфорчзции осуцеств, И тс 5 ИО сигцагх, ИО ч и;)(.мому ца вхО л Обр и(ци Я 6,Окд 1 () Оцрс)тивно) цдчяти.3 иис) информации, ИО.взехО Из груццу ицфорчзци)нных вхогОв блока 1 (2) оперативной цамяти, осуществляется при подаче сигнала на вход обращения блока(2) оперативной памяти, если на его входрэрецения з;)циси цостх цил сигнал 2ответтвх ющего уцрдвляющего входа 16утрО(с 1 ц, цричм злрес ячейки блока 12 Ири этом .)ется кодом на первойрЕИИ адресных вхолов блока 1 (2) оце 5 р,тиццои памяти.Чх,)ьтицексор(, 8 и 4 выполняют слеХ)ОЦИ(. ФУНКЦИИ.)суцествляют иерецачу колов адреса О с цы,ов 17 и 18 устройства на первую ивторую груни ы алресных в холов блоков 1 и 2 оцеративщ)й памяти, кол на управляк)щих вхолзх мультиплексоров 00.Осуцествляк)т перестановку этих адресов, т.е. передачу колов адресов с входов 17(18) устройства на вторую (первую) группу злресных вхолов блоков 1 и 2 онер;и иц ной цзмяти (кол на уцравляк)щих вхогх мультицлексоров 01), выдачу фиксированного алреса нулевой ячейки блоков20 и 2 оперативной памяти путем церелдчинулевого цотенциала с вхолз 26 (код на управляющих вхолах мультиилексоров 1 О)Использование ячейки блоков 1 и 2 онер;)тивцой памяти с фиксированным здресол Иозво,тяет увеличить число адресуемых ячеек в сложных командах, используя помимо ячеек, адресуемых кодами на вхолдх 17 и 18 устройства, лоцолнительные ячсйки бл(нови 2 участвующего в реализации сложных алгоритмов колвил цро С цессора. 11 реобразование кодов адресовнз входах 17 и 18 устройства в физические алреса ячеек блоков 1 и 2 оперативной памяти происходит для уплотнения расположения в цих различных кодов цо закону, который поясняется табл. 1 (код на управ ляющих входах мультиплексоров 11).11 ри этом на первых и вторых выходах мультиплексоров 3 и 4 присутствуют константы 11, а на третьих и четверты выходах соответственно солержичое второго и третье)о разрядов вылов 17 и 18 устройства.1312648 должен работать при обращении. Табл. 2 иллюстрирует пример заполнения объема памяти предлагаемого устройства. Состояние младшего четвертого разряда адреса на входах 17 и 18 определяет, какой из блоков 1 и 2 оперативной памяти Таблица 1 Первая (вторая.)группа адресныхвходов блоков1 и 2 Первая (вторая)группа адресныхвходов блоков1 и 2 Группа адресныхвходов 17(18) Группа адресныхвходов 17(18) 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р сопв 11 1 1 0 0 о о о сопвС о о 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 0 0 1 0 1 1 0 0 лица 2 Ячей Ячейк блока о 2 000 0 0010 Элементы И-ИЛИ 5 и 6 предназначены для формирования сигналов обращения к блокам 1 и 2 оперативной памяти соответственно в моменты подачи тактового сигнала на вход 25 устройства. Формирование сигналов обращения на выходах элементов И-ИЛИ 5 и 6 при наличии на управляющих входах мультиплексоров 3 и 4 ОО, 01 или 10 осуществляется при подаче сигналов обращения на входы элементов ИИЛИ 5 и (или) 6 с соответствуюьь 1 их управляющих входов 16 устройства. При подаче преобразованных адресов при коде 11 ца управляющих входах мультиплексоров 3 и 4 сигналы, разрешающие передачу сигналов с входа 25 устройства на входы обращения блоков 1 и 2 оперативной памяти, формируются элементами И-НЕ 9- 12, объединяются элементами ИНЕ 7 и 8 и подаются на входы элементов И-ИЛИ 5 и 6 И-НЕ 7 и 8 предназначены ия и согласования по поляро, вырабатываельых элельец при настройке мультиплека передачу информации при коде 11 и разрешающих палов обращения к блокам вной памяти в моменты иодагналов на в.ход 25 устройства. И-НЕ 9 и 11 (10 и 12) предформирования сигнала разцения к блоку 1(12) опера- и в режиме преобразования Элементыдля объединенности сигналотами И-НЕ 9 -соровЗи 4 нуправляющемвыработку си1 и 2 оператичи тактовых сиЭлементыназначены длярешения обративной памят адресов устройства (кода 11 на управляющих входах мультиплексоров 3 и 4).При этом элемент И-НЕ 9(11) вырабатывает указанный сигнал, если четвертый младший разряд кода на входе 17(18) устройства имеет нулевое значение (высокий сигнал на выходе элемента НЕ 14 (15), а элемент И-НЕ 10(12) вырабатывает сигнал, если четвертый младший разряд кода на входе 17(18) устройства имеет единичноезначение (табл. 1).Элемент НЕ 14(15) предназначен дляподачи единичного сигнала на соответствую ший вход элемента И-НЕ 9(11) при нулевом значении четвертого младшего разряда кода на входах 17(1 8) устройства.Элемент НЕ 13 предназначен для формирования единичного потенциала на четвертых информационных входах мультиплексоров 3 и 4.Т б132648 Продолжение табл. 2 0100 0101 0110 10 0111 1000 1001 1010 1011 20 0001 -э 0011 - 1101 0101 - э 1110 10001100 00 10 -1101 0100 в1110 0110 - + 1111 0111-э 1111 30 40 50 В)1 ИИ 11 И Знкнз 184751 1 ирнж 5 УО 11 одписное11 роиднодстненно.по.тигрфическое предприятие, г, Ужгород, ук 1)роектннн, 4 1 зким образом, выдача инфсрлзсии цз руциь вьхцдцв 2 24 устройства осу. цгесгнляется в моменты подачи тактовых си цзлв ца вход 25 н соответствии со сформированными мультиплексорами 3 и 4 цо лкзззнццму закону адресами, подаваемыми ц; адресные входы блокови 2 оперзтиншй памяти, з ззцись информации в блокии 2 ш адресу, сформированному ца вых . гс м ул ь ги лс ксора 3, осуществляется цри подаче разрешающего сигнала с соотнсгстнукцеп вода 6 устройства на вход рсзрсиеция з;иси блокаи (или) 2 серзтивцой памяти.Формула иэобретенсяОнеративное запоминающее устройство, содсржащее первый и второй блоки опера ивой нзмяти, информационные входы и выходы которых являются соответственно информационными входами и выходами устройства, в.оды разрешения записи первого и второго блоков оперативной памяти являются входами разрешения записи устройства, первый и второй мультиплексоры, управляющие входы которых являются входам и задания режима соцтветствецгц первой и второй групп устройства, первый и второи элеленты И-ИЛИ, первые входы которых явлинтся входами обращения устройства, первый элемент НГ, отличающееся тел, тц, с пельк расширения области применения за счет увеличения используемого рабочего объема памяти цри хранении малоцрматных данных, снс содержит второй и трстий элементы НЕ; и первый, второй, третий, четвертый, пятый и шестой элементы И-НЕ, причем входы обращения первого и второго блоков оперативной памяти подключены к выходам соответственно первого и второго элементов И-ИЛИ, ипрые входы котцры. являкзтся тактовыми входами устройства, третьи входы первого и второо элеменпв И-ИЛИ подключены к выхцдсм сцответственно первого и второго элемсцтцв И-НЕ, первые входы которых подключены к выходам соответсгвецнцретьс гц и четвертогц элементов И., влнды груни ксторых подключены к уцрзвляющим входам первого мультицлксора, втцрыс входы первого и втцроп элементов ИЕ ццдклнчены к выходам соответственно цяпгц и шестого элелецтцв И-НЕ, входы груни которых ццдклкиены к уцравлякщим входам второго мультицлекссрз, адресные входы первых групп первого и второго блоков оперативной змяти шдключецы к выходам ервцгц мультиплексора, адресные входы вторых грхин первог и второго блоков оцерзтивнцй памяти ицдклочены к выходл нтцрцп мультиплексора, входы данных первой группы 1 ервцгц лультицлексора ццдклкиены к входам данных второй группы впрого мультиплексора и являктся адресными входами первой группы устройства, входы данных первой группы второго мультиплексора подключены к нхцдзл данных второй группы первого мультиплексора и являктся адресными входами второй группы устройства. вход первого элемента 11 Г ццдклкчсн к входал данных третьихруин первого и второго муль. тицлексоров и является в.цдм сигнала логического нуля устройства, выход первого элемента НЕ подключен к входам данных чепертых груни первого и второго мультиплексоров, входы данных четвертых групп первого и второго мультицлексоров подключены к входам данных цервых групп соответственно церного и второго мультиплексоров, вход данных первой группы первого мультиплексора подключен к входу четвертого элемента И-НЕ и к входу второго элемента НЕ, выход которого подключен к входу третьего элемента И-НЕ, вход дсцных первой группы второго мультиплексора подключен к входу шестого элемента ИЕ и к воду третьего элемента НЕ, вы.ход которого подключен к входу пятого элемента И-НЕ.