Запоминающее устройство

(59 4 С 11 С 11/4 ПИСАНИ БРЕТЕН К АВТОРСКОМ АюаАг Ррмоццфлщ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Валиев К.А. и Орликовский А.А. Интегральные схемы памяти на биполярных транзисторных структурах. - М.: Советское радио, 1979, с. 115, рис, 4,23.Маяапопа Н., УашашоТо У Копака Я, апй Бакад Т. А 0,85 пз 1 ЕЬ Вро 1 ау ЕС 1 ВАМ .-Ехгепйей АЬзгачасгз оЕ гЬе 16-гп (1984 1 пгегпайопа 1) СопЕегепсе ой Бо 1 Ы - ЯГаге 0 ечсез апй Магег 1 а 1 з,КоЬе, 1984, р. 225-228.(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к запоминающим устройствам на биполярных транзисторах, Цель изобретения - по вышение надежности функционирования устройства. Поставленная цель осуществляется введением третьего и четвертого нагрузочных резисторов 13, 14, резистора 16 базового смещения и третьего ограничительного диода 15. Это позволяет повысить степень соответствия уровня напряжения на базах токоограничительных транзисторов 1 и 12 и уровней напряжения на базах ключевых транзисторов 4 и 5 выбранного элемента памяти 1 за счет дости- с жения эквивалентности режимов работы компонентов, формирующих эти напряжения. 1 ил.С:1136163Изобретение относится к запоминающим устройствам на биполярных транзисторах,Цель изобретения - повышение на 5дежности Функционирования устройства.На чертеже изображена принципиальная электрическая схема запоминающегоустройства, 10Устройство содержит элемент 1 памяти, блок 2 компенсации разбросапараметров элемента памяти, источник3 тока, первый 4 и второй 5 ключевыетранзисторы, первый 6 и второйнагрузочные резисторы, первый 8 и второй 9 ограничительные диоды, вход 10выборки устройства, первый 11 и второй 12 токоограничительные транзисторы, третий 13 и четвертый 14 нагру Озочные резисторы, третий ограничительный диод 15, резистор 16 базовогосмещения, вход 1 напряжения смещения, информационнЪе входы/выходы 18и 19 устройства, 25Устройство работает следующим образом.В режиме записи информации выборка нужного элемента 1 памяти осуществляется путем повышения потенциала ЗОна входе 10 выборки соответствующейстроки матрицы и включения тока записи в один из информационных входов/выходов 18 и 19 соответствующего,столбца матрицы, Ток записи включает- З 5ся в тот информационный вход/выход18 и 19 выбираемого столбца матрицы,к которому подключен эмиттер управления ключевого транзистора 4 или5 элемента 1 памяти, у которого 40в соответствии с поступающей информацией в результате записи на базе должен установиться высокий потенциал.Уровень на входе напряжения смещенияравен уровню напряжения на входах 10выборки невыбранных строк матрицы.Этот уровень напряжения в режиме записи информации лежит ниже нижнегоуровня напряжений на базах ключевыхтранзисторов 5 и 4 выбранного элемен Ота 1 памяти. Таким образом, средиключевых 4 и 5 и токоограничительных11 и 12 транзисторов, эмиттеры которых подключены к информационному входу-выходу 18 или 19 устройства свключенным током записи, самый высокий потенциал на базе у ключевоготранзистора 4 или 5 выбранного элемента памяти 1 при любом его состоянии и, следовательно, ток записи ответвляется в эмиттер управления этоготранзистора, что приводит к переключению выбранного элемента 1 памятив требуемое состояние,В режиме считывания информациивыборка строки матрицы, содержащейнужный элемент 1 памяти, осуществляется так же, как в режиме записи, навходе 1 напряжения смещения устанавливается уровень, равный уровню навходе 10 выборки выбранной строкиматрицы, а для выборки нужного столбца матрицы в соответствующие информационные входы/выходы 18 или 19 устройства включаются токи считывания,Ток считывания, включенный в узел,соответствующий эмиттеру управлениятранзистора 4 или 5 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего токоограничительного транзистора 11 или 12 блока 2 компенсации разброса параметров элемента памяти, так как в момент включения тока считывания этот токоограничительный транзистор 11 или 12 имеетсамый высокий базовый потенциал, чтосохраняется и после, так как падениенапряжения за счет протекания токасчитывания во включенных в коллекторную нагрузку токоограничительныхтранзисторах 11 и 12, последовательно соединенных третьем 13 и четвертом 14 нагрузочных резисторах ограничено напряжением на третьем ограничительном диоде 15, а базовый потенциал токоограничительных транзисторов11 и 12 снимается со средней точкиделителя напряжения, образованноготретьим 13 и четвертым 14 нагрузочными резисторами, Ток считывания,включенный в узел, соответствующийключевому транзистору 4 или 5 выбранного элемента 1 памяти с высокимбазовым потенциалом, после завершенияформирования уровня напряжения на базах токоограничительных транзисторов 11 и 12 соответствующего блока 2компенсации разброса параметров элемента памяти целиком протекает в выбранный элемент 1 памяти, В результате описанного распределения токовсчитывания на информационных входахвыходах 18 и 19 выбранного столбцаматрицы Формируются логические напряжения, На входах/выходах 18 и 19,где ток считывания протекает в эмит 1361630тер токоограничительного транзистора11 или 12 блока 2 компенсации разброса параметров элемента памяти,формируется напряжение низкого логи 5ческого уровня, а на других информационных входах/выходах 18 и 19 формируется.напряжение высокого логического уровня,Блок 2 компенсации разброса параметров элемента памяти предотвращаетвключение хотя бы части тока считывания в закрытый ключевой транзистор/4 или 5 выбранного элемента 1 памяти, которое может привести к самопроизвоЛьному его опрокидыванию. Надежность функционирования запоминающего устройства в режиме считыванияинформации определяется соотношениемуровней напряжений на базах ключевыхтранзисторов 4 и 5 выбранного элемента памяти и уровня на базах токоограничительных транзисторов 11 и 12блока 2 выбранного столбца матрицы.В наиболее благоприятном случае этот 2 Буровень занимает среднее положениемежду высоким и низким базовыми уровнями в выбранном элементе 1 памяти,при этом достигается оптимальное соотношение между величиной логического перепада напряжений ка информационных входах/выходах 18 и 19 и помехоустойчивостью выбранного элемента 1 памяти, Для обеспечения такогосоотношения уровней,в устройстве дос 35таточно эквивалентности по электрическим параметрам токоограничительныхтранзисторов 11 и 12 блока 2 компенсации разброса параметров элементапамяти частям, содержащим первые эмит Отеры управления ключевых транзисторов 4 и 5 элементов 1 памяти, третьихограничительных диодов 15 блока 2диодам 8 и 9 элементов 1 памяти иравенства номинальных сопротивлений45резисторов 13 и 14 блока 2 половиненоминального сопротивления нагрузочных резисторов 6 и 7 элементов 1 памяти, а номинальНое сопротивление резистора 16 базового смещения должнобыть равным одной четвертой номиналь 50ного сопротивления нагрузочных резисторов 6 и 7,Изобретение позволяет повысить надежность функционирования запоминающих устройств, содержащих в качестве накопителя информации матрицу элементов памяти ЭСЛ-типа с диодно-резистивными коллекторными нагрузками, . причем достигаемый положительный эффект тем выше, чем меньше степень насыщения транзисторов в выбираемых элементах памяти.формула из обре т енияЗапоминающее устройство, содержащее и источников тока, ш блоков компенсации разброса параметров элемента памяти, матрицу, состоящую изп хш элементов памяти (где п и ш - число строк и столбцов соответственно), -й элемент памяти ( = 1,ш) состоит из первого и второго ключевых транзисторов с эмиттерами управления и хранения, первого и второго нагрузоч.ных резисторов, первого и второго ограничительных диодов, первые выводы первого и второго нагрузочных резисторов и аноды первого и второго ограничительных диодов -. го элемента памяти 1-й строки (3 = 1, п)объединены и являются 1-м входом выборки строки устройства, второй вывод первого нагрузочного резистора и катод первого ограничительного диода подключены к коллектору первого ключевого транзистора и базе второго ключевого транзистора, второй вывод второго нагрузочного резистора и катод второго ограничительного диода подключены к коллектору второго ключевого транзистора и базе первого ключевого транзистора, эмиттеры хранения ключевых транзисторов -го элемента памяти 3-й строки объединены и подключены к первому выводу 3-го источника тока, х-й блок компенсации разброса гараметров элемента памяти состоит из первого и второго токоограничителькых транзисторов, третьего нагрузочного резистора, третьего ограничительного диода, первый вывод третьего нагрузочного резистора и анод третьего ограничительного диода всех блоков компенсации разброса параметров элемента памяти объединены и подключены к входу напряжения смещения устройства, в -м блоке компенсации разброса параметров элемента памяти базы токоограничительных транзисторов объединены, эмиттеры токоограничительных транзисторов д-го блока компенсации разброса параметров элемента памяти подключены к эмиттерам управления соответствующих ключевых транзисторов всех ячеек х-го столбца матрицы элементов памяти и являРедактор В, Петраш Заказ 6297/52 Тираж 588 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Б 136 ются -ми информационными входами- выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности функционирования устройства, в 1-й блок компенсации разброса параметров элемента памяти д-го столбца введен четвертый нггрузочный резистор, резистор базового смещения, вторые выводы третьего и четвертого нагрузочных резисторови резистора базового смещения объединены, первый выход четвертого нагрузочного резистора, катод третьегоограничительного диода и коллекторатокоограничительных транзисторовобъединены, первый вывод резисторабазового смещения подключен к базамтокоограничительных транзисторов.