G11C 11/40 — транзисторов

Номер патента: 488258

Опубликовано: 15.10.1975

Автор: Жемейцев

МПК: G11C 11/40

Метки: динамическая, памяти, ячейка

...заземлена) транзистора 2 временно хранится в форме заряда информации.Шины 5, 6, 7 - разрядная шина, адресная шина записи и адресная шина считывания соот ветственно.В режиме записи информации на адреснуюшину записи 6 н разрядную шину 5 поступают сигььал выборки, соответствующий 1, н сигнал О нлн 1 записываемой информации 10 соответственно; на адресной шине считывания7 поддерживается нулевое напряжение (напряжения измеряются относительно подложки). Транзистор 1 закрыт, транзистор 3 открывается. Емкость 4 либо заряжается до на пряжения, прн котором открывается транзистор 2 (запись 1), либо разряжается до нулевого напряжения, при этом транзистор 2 закрыт (запись О). После записи на шинах ячейки поддерживается нулевое...

Номер патента: 488259

Опубликовано: 15.10.1975

Автор: Жемейцев

МПК: G11C 11/40

Метки: динамическая, памяти, ячейка

...проводимости п-типа.При записи информации на шину 5 поступает сигнал с высоким уровнем напряжения, на шину 6 - сигнал О (нулевое напряжение) или 1 (высокий уровень напряжения) записываемой информации (фиг. 2), Транзисторы 2, 3 полностью открыты высоким уровнем напряжения. Емкость 4 либо заряжается до напряжения, при котором открывается транзистор 1 (запись 1), либо разряжается до нулевого напряжения, при этом транзистор 1 закрывается (запись 0). После записи на шинах 5, 6 поддерживается нулевое напряжение, транзисторы 2, 3 закрыты, транзистор 1 открыт или закрыт.При считывании на шину 5 поступает сигнал со средним уровнем напряжения, на шину 6 - сигнал с высоким уровнем напряжения. Транзисторы 2, 3 частично открываются средним уровнем...

Номер патента: 491155

Опубликовано: 05.11.1975

Авторы: Грицаенко, Ковалев

МПК: G11C 11/40

Метки: запоминающий, элемент

...потенциалом коллектора (напряжение на конденсаторе 7 близко к + Е), следовательно, транзистор 1 тоже закрыт, Открытый МДП-транзистор 3 исключает разряд емкости током утечки биполярного трдцзцстора.Запись логической 1 осуществляется путем разряда конденсатора 7 через транзистор 3 при подаче пулевого потенциала па шину 6, совпадающего по времени с отрицательным потенциалом на шипе 5 и нулевым ца шине 4. Как только потенциал на конденсаторе 7 опустится ниже порога запирания МДП-транзистора 2, последний открывается, что приводит к лавинообразному процессу открывания транзисторов 1 и 2 и быстрому разряду конденсатора. При этом схема переходит в открытое состояние, соответствующее логической 1.Пребывание схемы в одном из устойчивых...

Номер патента: 491998

Опубликовано: 15.11.1975

Авторы: Аракчеева, Иванов, Прушинский, Савлук, Удовик, Филиппов

МПК: G11C 11/40

Метки: памяти, ячейка

...транзисторов 3 и 4 задается базовым током этих транзисторов через диод 13 и резистор 14. 11 ереключающие транзисторы р - п - р-типа 5 и 6 в этом режиме закрыты, так как закрыты эмиттеры двухэмиттерных транзисторов 1 и 2, подключенные к разрядным шинам 8 и 9, а падение напряжения на диоде 13 недостаточно для открывания переключающего транзистора, база которого подключена к коллектору насыщенного двухэмиттерного транзистора.Пусть перед считыванием информации двухэмиттерный транзистор 1 был насыщен. В момент считывания потенциал на шине питания 10 увеличивается. Это ведет за собой увеличение потенциала на шине смещения 11, к которой подключены эмиттеры переключающих транзисторов 5 и 6, Транзистор 5 открывается, так как база его...

Номер патента: 494767

Опубликовано: 05.12.1975

Авторы: Аракчеева, Мамута, Прушинский, Удовик, Федоров, Филиппов

МПК: G11C 11/40

Метки: памяти, ячейка

...протекающий через переход транзи, Яворовская тор Л, Утехина Корректор Т. Фисенко хред амышникова аказ 196/14 Изд, Мо 129 ИПИ Государственного ко по делам изобре 113035, Москва, Ж, Тираж 648 итета Совета Мин ений и открытий Раушская наб., дПодписноев СССР Типографи пр. С ва стора 5. Этот транзистор входит в насыщение, его переход база - коллектор (который является одновременно переходом база - эмиттер транзисторов 1 и 2) смещается в прямом направлении, и большая часть базового тока ответвляется за счет инжекции неосновных носителей в этот открытый переход. Ток, протекающий по переходам эмиттер - база транзисторов 1 и 2, вызывает вторичную инжекцию в коллекторы этих транзисторов, являющиеся базами транзисторов 3, и транзисторы 3 и 4...

Номер патента: 496299

Опубликовано: 25.12.1975

Автор: Стефанюк

МПК: G11C 11/40

Метки: памяти, ячейка

...памяти, состоящей иэ трех запоминающих элементов.Входы 1, 2, Э являются входами запи си, а входы 4, 5, 6 - входами стирания;7, 8, Й - транэнстэры р-С-.р-типа; 10, 10 11, 12 - транзисторы Л р-П-типа;1318 - резисторы, соединяющие коллекторы транзисторов с базами соответствуюцшх транзисторов; 10 24 резисторы, соединяющие коллекторч трап знсторов с шинами питания, 2530- томосараиичиваюшие реэчсторп; 31 - выхол ячейки, 32, 33 - шийы ь рвого и второго источников питания.Транзисторы 7 и 10 ц резистор 13, 20 .16, 19, 22 образуют первый запоминающий эле.",онт. Транзисторч 8 и 11 и резисторы 14, 17, 2 Р, 23 обраэуют второй эапоминан иий элемент. Транзисторы 9 н 1 Р н гезнстор,л 15, 18, 21 24 образу М ют третий запоминающий элемент.Выход последнего...

Номер патента: 497635

Опубликовано: 30.12.1975

Авторы: Балашов, Куприянов, Петров

МПК: G11C 11/40

Метки: запоминающего, матрица, устройства

...с элементами памяти данной числовой линейки, разрядные шины 3 и 4, подключенные к элементам памяти матрицы ЗУ, шины 5 выборки постоянных чисел по числу хранимых констант, подсоединенные через многовходовые элементы ИЛИ 6 к одному из входов основных и дополнительных логических элементов И 7 и 7 данной числовой линейки, а также управляющую шину 8. Шина 8 подключена к другим входам логических элементов И 7 и 7 матрицы ЗУ, выход каждого из которых подсоединен к соответствующему входу триггера элемента 1 памяти.Хранимая константа - скрытое изображение создается подключением логического элемента И к плечу триггера, Будучи подключенным к одному плечу триггера, он создает скрытую 1, к другому - скрытый 0. Подключая два логических...

Номер патента: 499584

Опубликовано: 15.01.1976

Автор: Тисс

МПК: G11C 11/40, G11C 7/00

Метки: записи, информации, считывания

...тому, что усилитель не потребляет мощность от основного источника питания в исходном состоянии, Таким образом, предлагаемое устройство для записи - считывания позволяет более полно использовать возможности интегральных матриц ца основе полевых транзисторов и приблизить быстродействие ОЗУ к быстродействию логических схем ЦВМ.1-1 а чертеже приведена принципиальная схема предлагаемого устройства.Транзистор 1 является транзистором записи (записи О), его база подсоединяется к шине Управляющий сигнал через резистор 2, а коллектор через резистор 3 - к коллектору транзистора 4 (транзистора записи 1). Эмиттер транзистора 4 подключен к источнику питания 5, а его база через резистор 6 - к коллектору транзистора 7, база которого через параллельную...

Номер патента: 506060

Опубликовано: 05.03.1976

Авторы: Андреев, Пресняков

МПК: G11C 11/40, G11C 5/02

Метки: матричный, накопитель

...Х, закрыты, так как напряжение эмиттер-база равно нулю, Остальные транзисторы закры-ты, так как напряжение эмиттер-база больше нуля.При работе с ЗЭ на основе аморфных полупроводников различают три режима: стирание, запись и считывание, Эти три реО жим а отличаются длительностью импульсов тока через ЗЭ и их амплитудой. Обнуление ячеек памяти осуществляется в режиме стирания.В предлагаемом накопителе этот режим осуществляется следующим образом. Выбирается число, на разрядные выводы подается импульс напряжения длительностью, соответствующей режиму стирания, на выбранную шину Х (и на невыбранные шкны У) подается напряжение, величина которого задает ток стирания. Разделительный элемент является здесь генератором тока для ЗЭ выбранной...

Номер патента: 512492

Опубликовано: 30.04.1976

Авторы: Володин, Грабчак, Кабанов, Небольсин, Ракитин

МПК: G11C 11/40

Метки: динамическая, памяти, ячейка

...база транзистора 5 уничтожают заряд на р-базе транзистора 4,Запись О в ячейку осуществляется подачей отрицательного импульса на шину 2 и отрицательного импульса на разрядную шину 3. Если амплитуда отрицательного импульса на разрядной шине 3 больше или равна амплитуде отрицательного импульса на адресной шине 2 записи. то эмиттерный переход транзистора 5 закрыт. После окончания отрицательного импульса записи О на р-базе появляется заряд, определяющий ток считывания в разрядной шине 3,Считывание информации основано на зависимости порога включения ячейки от заряда в р-базе транзисторсв. В состоянии 1, когда512492 Фор мула изобретения Составитель Р. Яворовская едактор И. Грузова Техред Е. Подурушина Корректор Е, Хмеле1 одпис Заказ 1255,16...

Номер патента: 513391

Опубликовано: 05.05.1976

Авторы: Березин, Кимарский, Онищенко, Федонин

МПК: G11C 11/40

Метки: инжекционный, памяти, элемент

...элемента, поскольку инверсный коэффициент усиления Э+и транзиоторов не превышает обычно 3-5.При считывании информации сдновремен ио с импульсом тока на адресной щине необходимо повысить доодного уровня потенциалы на обеих шинах записи, При этом коллекторные токи -йф транзисторов 1 и 8 равны и много больше, чем коллекторный ток тЖ транзистора 5. Потенциал на: шине считывания 12 в зависимости от хранимой в элементе информации возрастает до разных ураваей,. что фиксируется усилителем считыванна.5133 В режиме хранения информации на первой шине записи 2 поддерживается положи 5тельный потенциал, превышающий не менеечем на 2 в потенциал на второй шине записи 8, К адресной шине 3 подключен нагрузочный элемент с большим...

Номер патента: 513650

Опубликовано: 05.05.1976

Автор: Джордж

МПК: G11C 11/40

Метки: запоминающее

...9- транзистора. Двоичный запоминающий эпемент 2 обладает, повышенным временем считываемой памяти (свыше года), Еше раз необходимо заметить, что чувствительная считывающая цепь реагирует нв различия пороговых напряжений тРанзисторов 13 и 14, а не на их абсолютные величины.Для записи нуля пороговое напряжение ЯЩЯ -транзистора 14 делается менее отрицательным (-2 в), чем пороговое напряжение МЮОЗ -транзистора 13 (-6 в), как это схематически изображено в момент Ч (фиг, 3). Двоичный запоминающий элемент 2 при этом находится в состоянии "нуль", Для его перевода в нулевое состояние в момент У и для считывания этого нулевого состояние в момент УИ используется управляющий элемент 12. При этом транзистор 14 проводит раньше транзистора 13,...

Номер патента: 517937

Опубликовано: 15.06.1976

Авторы: Мальцев, Нагин, Поспелов

МПК: G11C 11/40

Метки: запоминающего, матричный, накопитель, устройств

...числовые шины столбцов соответственно.Информация записывается в матрицу за два цикла: в первом цикле происходит запись состояния 1 во все транзисторы матрицы, а во втором - избирательная запись состояния О. Запись 1 осуществляется подачей на все числовые шины импульса напряжения определенной полярности, при котором пороговые напряжения всех транзисторов становятся одинаковыми. При этом подложка 17 заземлена. Избирательная запись О осуществляется подачей импульса противоположной полярности на выбранную числовую шину, например первую числовую шину 23 первого столба. При этом вывод подложки 17, невыбранные числовые шины 22, а также разряд, Тюрина Техред Е. Подурушина Корректор Т, Добровольская Рсдакт 723министров СССЙд. 4/5 Изд. М 1430...

Номер патента: 517938

Опубликовано: 15.06.1976

Авторы: Лашевский, Нусинов, Сэйгаль

МПК: G11C 11/40

Метки: матричного, накопитель, типа

...чего происходит искаже 25 ние картины распределения параметров исследуемых элементов накопителя.Целью изобретения является повышение надежности работы устройства, В предложенномустросйтве это достигается тем, что в нем каж 30 дая координатная шина содержит дополнительные контактные площадки, электрическисоединенные между собой.На чертеже представлена схема предложенного устройства.Накопитель образован в виде матрицы, содержащей т строк и а столбцов, с общим количеством т и элементов. Координатные шины строк и столбцов оканчиваются контактными площадками. Контактные площадки на координатных шинах по строкам сгруппированыв к групп по количеству зондов по строкам ив 1 групп по количеству зондов по столбцам:А, - А - й групп координатных шин...

Номер патента: 521605

Опубликовано: 15.07.1976

Авторы: Домнин, Маковий, Петров, Савлук, Федоров

МПК: G11C 11/40

Метки: памяти, ясейка

...базового тока транзистора 3, ВтоЗО рое кольцо, симметричное первому, состо-, ит иэ соединенных между собой коллек, тора транзистора 4 с базами транзисторов 1 и 7,:коллектора транзистора 7 и базы транзистора 4 с катодом диода 6. ;ЗбПри повышении потенциала беэ транзистдров 2 и 8 потенциал. коллектора транзис тора 8 и первого эмиттерв транзистора 2 понижвются,что приводит к увеличению тока 1 4 О через прямосмещеипый диод 5 а этов своЬ, ,очередь приводит к увеличению тока базы транзистора 3 и к повышению коллекториого тока этого транзистора, Повышение тока коллектора транзистора 3 ведет к увеличе ,р нию базовых токов трвнисторов 2 и 8, т. е, к еще большему повышению потенциала баз .транзисторов 2 и 8. Весь процесс происходит.:в...

Номер патента: 523454

Опубликовано: 30.07.1976

Авторы: Стоянов, Хорошунов

МПК: G11C 11/40

Метки: динамическая, памяти, ячейка

...в ней исток второго транзистора подключен к второй адресной шине 45 50 5 э до напряжения Уз(2 Упор, где Ц - напряжение на запоминающем конденсаторе; Упор -пороговое напряжение транзисторов 1 и 2,На шину 5 подается нулевой уровень напряжения, а на шины 4 и 6 - уровень напряжения, соответствующий У,р, в результате чего в обоих состояних напряжение на затворахтранзисторов 1 и 2 оказывается меньше порогового и транзисторы закрываются, что исключает связь запоминающего конденсаторас разрядной шиной 4 и связь разрядной шинысо второй адресной шиной 6,Перед считыванием разрядная штина 4 заряжается до высокого уровня напряжения Е)ЗУр, а при считывании величина напряжения на ней должна быть больше Ур с тем,чтобы исключить проводимость...

Номер патента: 523455

Опубликовано: 30.07.1976

Авторы: Мальцев, Нагин, Чернышев

МПК: G11C 11/40

Метки: запоминающее, интегральное

...дополнительную управляющую шину 12, управляющую шину 13 и выходную шину 14.3Запись информации в запоминающее устройство проводится за два цикла. В первом цикле осуществляется стирание информации, хранимой в ячейках 5 памяти. Для этого на шину 11 питания, дополнительную управляющую шину 12 и выходную шину 14 подается нулевой потенциал, а на управляющую шину 13 - высокий потенциал.В результате пороги всех МДП-транзисторов 6 с изменяемым порогом включения становятся высокими.Во втором цикле напряжение подается на шину 11 питания и дополнительную управляощую шину 12, а на выходную шину 14 поступает нулевой потенциал, При этом дополнительные вентильные МДП-транзисторы открываются и емкостные элементы 9 заряжаются до уровня напряжения на...

Номер патента: 525158

Опубликовано: 15.08.1976

Авторы: Деркач, Лукашенко, Рева, Торчинский, Фролов

МПК: G11C 11/40

Метки: зарядовой, приборов, регенератор, связью

...входом устройства, 10представляющим собой область для приемазарядов, Сток и затвор нагруэочного транзистора 3 соединены с шиной питания. Исток транзистора обратной связи 2 и истокуправляющего транзистора 4 соединены с 15шиной нулевого потенциала. Затвор транзистора обратной связи 2 и затвор транзистора записи 5 соединены с истоком нагрузочного транзистора 3 и стоком управляющеготранзистора 4, Исток. транзистора записи 2 Об соединен с выходом устройства. Подложка прибора обычно находится под постоянным смещением,При подаче импульса фазового напряжения потенциал на затворе управляющего Итранзистора 4 повышается и становитсявыше порогового, так. как сопротивлениезарядного транзистора 1 значительно меньшесопротивления транзистора обратной...

Номер патента: 525159

Опубликовано: 15.08.1976

Авторы: Антонюк, Курдов, Масалов, Поспелов, Цилибин

МПК: G11C 11/40

Метки: запоминающего, матрица, накопителя, устройства

...экранирующая сетка 2 из металла, напри2 Ь Формула изобретения 72 одпис 1 1 НИИПИ Заказ илиад ППП "Патент", г. Ужгород, уд, Проектная мер из платины. Сетка 2 покрыта слоем диэлектрика 3, например из двуокиси кремния, толщиной 0,5 мкм. В ячейках сетки изготовлены запоминающие ячейки в виде слоя диэлектрика 4 с захватом заряда, например нитрида кремния с подслоем двуокиси кремния, общей толщиной 0,1 мкм, Поверх полученной на подложке структуры нанесен электрод 5 в виде сплошного слоя оптически прозрачного проводника, например из 1 л 0 1 О К электроду 5 и подложке 1 подключен источник напряжения 6. Для считывания информации применяется луч 7 поляризованного света от источника 8. Луч сканирует по ячейкам и, отражаясь. от них, падает 1 Ь на...

Номер патента: 525160

Опубликовано: 15.08.1976

Авторы: Березин, Ботвинник, Кимарский, Онищенко

МПК: G11C 11/40

Метки: памяти, элемент

...чем на резисторе 14 (тоанзисторы 1 и 5 открыты), и транзисторы 6 и 7 будут практически закрыты, т. е, через нихбудутпротекать много меньшие токи, Для того, чтобы % предотвратить заметное насыщение транзистора 1 необходимо выбрать коэффициент усиленияпары транзисторов 1 и 5 (6 и 7) таким, чтобы перепад узловых потенциалов в Обоих состояниях составлял 0,15 - 0,3 В. В этому случае инжекция носителей через переходколлектор-база транзистора очень незначительна, и транзистор можно считать ненасыщенным.Для записи информации на адресную шинуподается отрицательный импульс напряжения,а на одну из разрядных шин - положительныйимпульс, чтО приводит к о"гкрываиию соответствующего диода, например, 8, через которыйпротекает ток, величина которого...

Номер патента: 526951

Опубликовано: 30.08.1976

Авторы: Березин, Кимарский, Кузовлев, Онищенко, Федонин

МПК: G11C 11/40

Метки: запоминающий, инжекционный, элемент

...14. Коллекторный ток транзисторов 7 и 8 является базовым током соответственно транзисторов 2 и 1. Благодаря наличию перекрестных связей между транзисторами 1 и 2 и при условии, что инверсный коэффициент усиления этих транзисторов больше 1, в открытом состоянии может находиться только один из них, например транзистор 1, в то время как база транзистора 2 шунтирована низким сопротивлением насыщенного транзистора 1, работающего в инверсном режиме,Так как базы транзисторов 3 и 4 соединены соответственно с базами транзисторов 1 и 2, то транзистор 3 также включен, а транзистор 4 выключен.При считывании информации на адресной 10 15 20 25 30 35 40 45 50 55 шине 11 повышается потенциал и через запоминающий элемент претакет ток, в несколько раз...

Номер патента: 527739

Опубликовано: 05.09.1976

Авторы: Деркач, Рева, Торчинский, Фролов

МПК: G11C 11/40

Метки: задержки, линия, полупроводниковая

...17, 18, затворы которых присоединены к управляющей шине, стоки к разряднойшине, а истоки - к стокам каждого четвертоготранзистора цепочки, например к стокам транзисторов 2,6 4 п - 2,., где о целое число.Полупроводниковая линия задержки работаетследующим образом,Информатптонньте заряды размещены в каждомщтвертом накопительном конденсаторе, напри.527739 Составитель Л, ЛиповецкаяТехред И, Асталои корректор Л. Веселовская Редактор Л. Утехина Заказ 917/Зб Тираж 720 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по лелем изобретений н открьпий 113035, Москва, Ж, Раушская иаб., д, 45филиал ППП "Патент", г, Ужгород, ул, Проектная, 4 мер 9 и 13. Под действием тактовых импульсов информационные заряды перемещаются вдоль...

Номер патента: 527740

Опубликовано: 05.09.1976

Авторы: Зосимова, Чабуркина

МПК: G11C 11/40

Метки: ассоциативный, запоминающий, моп, транзисторах, элемент

...парафазно обратным кодом на разрядныешины 8, 9 так, что в случае несовпадения хранящейся на емкости и прямого кода внешней информациииз соответствующей р;.зрядной шины 8 или 9 черезодин из транзисторов 1 или 2 потечет ток в адресную шину 5, находящуюся при сравнении на уровнелогического "О;,4Состояние маскирования при сравнении получа. ется, когда на обе разрядные шины 8 и 9 подается уровень логического "0",. В результате транзисторы 1, 2 будут отключены и независимо от состояния емкостей 11 и 12 ток в адресной шине не появится, что указывает на совпадение прямого кода внешней и хранящейся в данном элементе информации.Применение предложенного элемента в ассоциативных запоминающих устройствах позволяет повысить надежность...

Номер патента: 529485

Опубликовано: 25.09.1976

Автор: Кабанов

МПК: G11C 11/40

Метки: динамическая, памяти, ячейка

...и эткрыт, если хранитлогическую "1".Б режиме считывания напряжения на первой адресной шине 8 повышается до логическэи "1" н тоетий транзистор 3 открывается. Вторая разрядная шина 7 заряжаетсядэ уровня логическои "1". Если ячейка па -мяти хранит "1", тэ разояд;рая шина 7 раз -ряжается дэ уровня лэгическэгэ "0" че 1.;езоткрытые трае 1 зис торы 2 и 3, Если ячейкахранит "0" тэ транзистор 2 закрь;т и наразрядной ше 1 не 7 сохраняется уровень лэгЕческэи "1 ф,В режиме записи уровень лэгическэй "1 подается на втэоук, адресную шину 9 и вгэруЕз 1 азэядеую шин 1 р, тр:11 зе 1 сторы 4 и 1 открьрв;Еются. Записываемая инфэол шия подается на .Ееэвую раззядную шину е (логическии "О" или "1),После заряда или эазряда запоминающего конденсатора 10...

Номер патента: 530351

Опубликовано: 30.09.1976

Авторы: Смирнов, Софийский

МПК: G11C 11/40

Метки: запоминающее

...на вре 16. выбирается один изя один из регистров 8 или 13, в 1 мя 7 раньше, чем в известном устройстве.2 +1кот ый в данный момент времени заносят Только в одном обрашешщ) старся старшие разряды кода адресаПри этом шие разряды предыдущего и текущего коопстояиие одного из регистров 8 или 13 не дов адреса будут различаться и, следоваЯЭМ 6Меняется и на нем сохраняются старшие тельно, сигнал выборки будет поступать наЮедыдушего кода адреса, Состоя- вторые адресные шинь 1 полупроводникоиие регистров 8 и 13, т,е, старшие разря- элементов памяти незадержанным, т.е, такы е пущего и текущего кодов адреса, же, как в известном устройстве.с авнивается схемой сравнения 9, Реэуль Так как задержка, например, дляРи МОП-титат сра не.в рия поступает на...

Номер патента: 531194

Опубликовано: 05.10.1976

Авторы: Волчек, Диго, Егоров, Фесенко

МПК: G11C 11/40

Метки: запоминающее

...диоды, вкладресных формироватекопителя, причем к птоды диодов.15 На чертеже схематичженное устройство. рователи 2 ко шифратор 3, яч ения (диоды) 5 ресные шины 7 9 дешифратор дующим образо всех адресных531194 ЦЩЩПИ З а 5422/126 Тираж 723 филиал ППП "Патент", г. Ужгород, ул, Проектная, 4 мирователей 1 и 2 поддерживается высокий положительный потенциал, вследствие чего на адресных шинах 7 и шине питания 6 устанавливаются одинаковые потенциалы, равные разности выходного уровня формирователей 2 и падения напряжения соответственно на диодах 5 или 8. В режиме обращения к запоминающему устройству один иэ формирователей 2 возбуждается, что приводит к закрыванию только одного из диодов 5, т. е. напряжение на шине 6 практически не...

Номер патента: 533988

Опубликовано: 30.10.1976

Автор: Тенк

МПК: G11C 11/40

Метки: мдп-транзисторах, памяти, ячейка

...нуль), то тактовый импульс Ф, не проходит через запертый запоминающий транзистор 1. В итоге не происходит подзаряда конденсатора 2.Р е ж и м з а п и с и, Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса Ф на шину б импульсного питания. Через открытые транзисторы 5 и 4 обкладка конденсатора 2, соединенная с затвором запоминающе. го транзистора, подключается к числовой шине 10. Если записывается логическая единица, то цепь заряда конденсатора 2 замыкается через открытый запоминающий транзистор 1. При записи нуля заряда конденсатора 2 не происходит либо он разряжается через транзисторы 5, 4 и 1, если ранее был заряжен.Режим считыв апня. Числовая шина 10 предварительно разряжается,...

Номер патента: 534792

Опубликовано: 05.11.1976

Авторы: Казеннов, Контарев, Кремлев, Семученков, Стороженко, Тихонов, Щетинин

МПК: G11C 11/40

Метки: интегральная, памяти, ячейка

...представлена принципиаленная схема интегральной ячейки памяти. Интегральная ячейка памр-и-р-транзистор 1, первуюадресные шины, шину записивания 5 и 6, и-р-и-транзистор 7нительный ь-р-и-транзистор 8.Интегральная ячейка памяти рабследующим образом.В режиме хранения информации3 подано напряжение, величина котопределяет ток хранения, На шиневания 6 напряжение равно нулю, асчитывания 5 подано опорное напрположительной полярности. На шине5347 10 Составитель В. ГордоноваРедактор Л. Утехина Техред М Ликович Корректор Б, К)гаЗаказ 5551/243ЦНИИПИ Го С Тираж 723 сударственного комитета по делам изобретений и Москва, Ж, РаушскаяПодписноеСовета Министровоткрытийаб., д. 4/5 13035 атентф, г. Ужгород, ул. Проектн филиал П иряжение равно нулю, а на...

Номер патента: 536527

Опубликовано: 25.11.1976

Авторы: Аракчеева, Иванов, Мамута, Прушинский, Удовик, Филиппов

МПК: G11C 11/40

Метки: памяти, ячейка

...коллектор и-р-и транзистора 8, бава которого связана с числовой шиной 7, а эмиттер его - с шиной питания (смещения) 9. З 5Ячейка памяти работает в трех режимах;режим хранения; режим записи информации и режим считывания информаптл.В режиме хранения информации прямым смещением напряжения на переходе база - 4 О эмиттер открыт и насыщен транзистор 8, а, следовательно, смещены в прямом направлении переходы эмиттер - база транзисторов 5 и б, и происходит непосредственная инжекция носителей в базы гг-р-гг транзисторов 1 45 и 2.Если один из транзисторов 1 или 2, например транзистор 1, насыщен и инверсный коэффициент усиления по току этих транзисторов В=1, то обратный ток эмиттера насы щенного транзистора 1 переключает на себя ток инжекции...

Номер патента: 537388

Опубликовано: 30.11.1976

Автор: Кабанов

МПК: G11C 11/40

Метки: памяти, ячейка

...буферного биполярного транзистора 3 соединен с подложкой 5, исток МДП-транзистора 1 записи и эмиттер буферного биполярного тран зистора 3 соединены с разрядной шиной б, затвор транзистора 1 - с числовой шиной 7 записи, а исток МДП-транзистора 2 считывания - с числовой шиной 8 считывания,В режиме хранения напряжение на число вой шине 7 записи равно нулю. На разряднуюшину 6 и числовую шину 8 считывания подается отрицательное напряжение, которое больше по величине порогового напряжения МДП- транзисторов, на подложку 5 - небольшое 25 постоянное положительное напряжение смещения. В результате этого все транзисторы ячейки закрыты. Для записи информации в ячейку памяти, на числовую шину 7 записи поступает отрицательное напряжение, При 30...