Патенты с меткой «интегральных»

Номер патента: 767674

Опубликовано: 30.09.1980

Авторы: Горохов, Николаев, Нюхалов, Храпко

МПК: G01R 31/3177

Метки: интегральных, схем

...зонда подключена, квходам контролируемой интегральной схеМы. Идентичные выходы эталонной интегральной схемы 1.и контролируемой интегральной схемы подключенык блокам сравнения 4 - 4 . Квходам и выходам эталоннойинтегральной схемы 1 подключены блоки 5 - 5анализа и запоминания переключений.Блоки 5 - 52 и выдают сигнал логи,ческой 1 при изменении входногосигнала из 0 в 1 или наоборот.По мере прохождения цикла проверкиконтролируемой интегральной схемыблоки 5 - 5 фиксируют наличие изменяющихся сигналов на входах и выходах эталонной интегральной схемы 1.После того,как переключения произошли на всех выводах эталонной интегральной схемы 1, элемент И 7 выдаетсигнал на индикатор 10 переключений,При наличии идентичных сигналовна...

Номер патента: 771617

Опубликовано: 15.10.1980

Авторы: Кнышев, Скибинский, Сливицкий, Чекаловец

МПК: G05B 23/02

Метки: больших, интегральных, схем

...схемы 11,логический блок 12, измерительный блок 13.Устройство работает следующим образом.Блок 1 предназначен для ввода программы контроля в вычислитель 2 и вывода иэ него результатов контроля. Вычислитель 2 осуществляет обмен информацией посредством блока 3, информация с которого последовательно в виде двоичного параллельного кода поступает на блок 4, блок 5, генератор б, блок 7, блок 8 Блок 4 преобразует цифровые коды в аналоговые граничные сигналы, которые поступают на первые входы соответствующих компараторов 10. Блок 5 предназначен для подключения блоков системы к контрольным выводам большой интегральной схемы. Генератор б формирует из кода тестовую информацию в виде логических сигналов 0 и 1, которые поступают на входы...

Номер патента: 773793

Опубликовано: 23.10.1980

Авторы: Дубинин, Кружанов, Овчинников, Сафронов

МПК: H01L 21/8222

Метки: биполярных, интегральных, полупроводниковых, схем

...окна для загонки примеси во вторые области,например области р+. При загонкеримеси во вторые области открытыкна, вскрытые как для загонки в перФвые, так и для загонки во вторыеобласти, и примесь попадает в те идругие области. Это накладывает требование на последовательность операций эагонки. Первой должна производиться загонка той примеси, концентрация которой в изготавливаемой конструкции должна быть больше, В этомслучае вторая загонка не изменяеттип проводимости в первых областях.Если, например, конструкция такова,что концентрация в областях и+ должна быть больше, чем концентрация вобластях р+, то первой из двух указанных операций загонки должна производиться эагонка донорной примесив области и+.Разгонку акцепторной и...

Номер патента: 777603

Опубликовано: 07.11.1980

Авторы: Дубовис, Чернышев

МПК: G01R 31/28

Метки: интегральных, линейных, микросхем, параметров

...введены первый и второй детекторы эффективного напряжения, источник опорного напряжения, схема сравнения, усилитель постоянного тока, масштабный усилитель, первый и второй регулируе мые усилители, при этом вход первого регулируемого усилителя через масштабный усилитель подключен к выходу генератора испытующего сигнала, а выход через последовательно соединенные первый детек тор эффективного напряжения, схему сравнения и усилитель постоянного тока - к объединенным управляющим входам первого и второго регулируемых усилителей, вход второго регулируемого усилителя под ключен к выходу испытуемой линейной интегральной микросхемы, а выход - к входу второго детектора эффективного напряжения, второй вход схемы сравнения соединен с...

Номер патента: 777604

Опубликовано: 07.11.1980

Авторы: Дубовис, Чернышев

МПК: G01R 31/28

Метки: интегральных, линейных, микросхем, параметров

...причем второй вход схемы сравнения 12 соединен с выходом источника опорного напряжения 13.Устройство раоотает следующим образом.При измерении параметров микросхем, например коэффициента усиления и входного сопротивления, выходной сигнал с генератора испытующего сигнала одновременно поступает на неинвертирующий вход операционного усилителя 2 и через резистор 8 на вход операционного усилителя 3. На инвертирующем входе операционного усилителя 2 действует напряжение, равное по величине напряжению генератора испытующего сигнала 1. При этом через конденсатор 4 протекает переменный ток, определяемый величиной входного сопротивления испытуемой микросхемы, и на выходе операционного усилителя 2 действует сигнал где Р 5 - величина сопротивления...

Номер патента: 783726

Опубликовано: 30.11.1980

Авторы: Горохов, Николаев, Храпко

МПК: G01R 31/303

Метки: интегральных, микросхем, памятью

...выходами блока тестового контроля.78372 б Формула изобретения Закаэ 8543/49Подписное ВНИИПИТираж 1019 На чертеже приведена структурнаясхема устройства,Устройство содержит блок 1 тестового контроля, счетный триггер ,групповые элементы 3 и 4 контактирования, эталонную интегральную микросхему 5, компаратор б, ключевой3элемент 7, индикатор 8 и клеммы 9-11,Устройство работает следующим образом.При поступлении на клеммы 10 команды "Пуск" счетный триггер 2 уста- фнавливается в исходное состояние,подавая сигнал "Запретф на управляющий вход ключевого элемента 7. Такимобразом, первый цикл тестовой программы, задаваемой блоком 1 тестового контроля, проходит без регистрации несовпадений на индикаторе 8.По окончании первого цикла тестовой...

Номер патента: 788057

Опубликовано: 15.12.1980

Автор: Лигоненко

МПК: G01R 31/303

Метки: больших, динамических, интегральных, моп-структурах, схем

...изобретения Составитель С. БычковТехред А.Ач Корректор Н. Григорук Редактор И. Ткач Заказ 834 б/54 Тираж 1019 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, У.-35, Раушская наб., д. 4/5Филиал ППП фПатент, г. Ужгород, ул. Проектная, 4 фаз генератора 4 фазных импульсов. Входные сигналы генератора 1 входных и контрольных импульсов поступают на проверяемую интегральную схему 5. На анализатор 3 работоспособности одновременно поступают входные сигналы проверяемой интегральной схемы 5 и контрольные сигналы (правильный ответ) генератора 1 входных и контрольных сигналов. Совпадение выходных импульсов с контрольными указываетна правильную работу проверяемой инте гральной схемы 5. На вход модулятора...

Номер патента: 798841

Опубликовано: 23.01.1981

Авторы: Березов, Сергеев, Чучман

МПК: G01R 31/28, G06F 11/263

Метки: автоматическогоконтроля, больших, интегральных

...одноименных выходах БИС, то генератор 1 тестов останавливается, и блок индикации сигнализирует о неисправности контролируемой БИС 3. При этом в каждом такте проверки дешифратор 9 состояния выводов выявляет те выводы эталонной БИС 4, которые в данный момент находятся в .состоянии логической "1" или "0", и сообщает об этом в блок 8.управления, который выдает е 0 соответствующий сигнал в блок 2 формирования входных сигналов, запрещающий подавать в данном такте на указанные выводы какой-либо двоичный сигнал. 65 При проверке БИС на детерминированных тестах, задаваемых от внешнего источника программ или предварительно записанных в блок памяти,запуска генератора тестов не прОизводится. Последовательность набороввходных сигналов контролируемой...

Номер патента: 802970

Опубликовано: 07.02.1981

Авторы: Грачев, Гузенко, Данилин, Попель, Слуцкий

МПК: G01R 31/303, G06F 11/14

Метки: больших, интегральных, конт-роля, функционального

...для Функционального контроля больших интегральных схем передается блоку 2 синхронизации, который заносит информацию из блока памяти режимов 17 в регистры начального адреса 11, конечного адреса 12, тактов 13, циклов 14 и синхронизации 15. В регистр 11 заносится начальный адрес выдачи информации контрольной последовательности сигналон, в регистр 12 - конечный адрес массива информации контрольной последовательности сигналов, т.е. н целом информация н регистрах 11 и 12 определяетмассив информации,выдавая которыйна блоке 4 Формирования, формируется необходимая контрольная последовательность сигналов или ее часть, Врегистр 14 циклов заносится информация о числе повторений, если это неной последовательности сигналов, а в регистр 13 тактов...

Номер патента: 809008

Опубликовано: 28.02.1981

Авторы: Войнов, Раков

МПК: G01R 31/303

Метки: интегральных, линейных, парамет-pob

...усилитель 3, цифровой вольтметр 4, амплитудные детекторы 5 - 7, полусумматор 8 и блок 9 вычитания.5Устройство работает следующим .образом.Переменный сигнал с выхода программируемого источника 1 напряжения поступает на блок 2 эталонных нагрузок, который задает необходимый режим про-верки контролируемой линейной интегральной схемы 10, Выходной сигнал контролируемой линейной интегральной схемы 10 параллельно поступает на входы амплитудных детекторов 5 и б 15 настроенных соответственно на выделение максимального и минимального значений. Сигнал с выхода амплитудного детектора 5, пропорциональный значению Чо +Чти где Чо - постоянная 20 составляющая, Ч, - амплитуда переменной составляющеи на выхода контролируемой линейной...

Номер патента: 840921

Опубликовано: 23.06.1981

Авторы: Боюн, Козлов, Малиновский, Тракай

МПК: G06F 17/13

Метки: интегральных, многоканальное, реше-ния, уравнений

...входу блока управления, второй выход- соединен со вторым входом реверсивного счетчика каждого канала и со входом счетчика, выход которого подключен ко вторым входам первого и второго элементов задержки каждого канала. Блок сравнения невязок в устройстве содержит регистры, узлы сравнения, элемент задержки, и сумматор невязок, выход которого соединен с первыми входами первого и второго узлов сравнения и через элемент задержки подключен к входу первого регистра, выход которого подключен к второму входу первого узла сравнения, выход которого является вторым выходом блока, выход второго регистра подключен ко второму входу второго узла сравнения, выход которого является первым выходом блока, вход сумматора невязок является входом блока. Блок...

Номер патента: 842644

Опубликовано: 30.06.1981

Авторы: Водяников, Гурылев, Лопухин, Шелест

МПК: G01R 31/26, H01L 21/70, H05K 13/00 ...

Метки: интегральных, микросборок, моделированиягибридных, физического

...19 и базовую пластину 20 к вакуумному захвату 11 манипулятора 10. После этого отключается электромагнит 16 управления клапаном, закрывается клапан 15, а затем отключается электромагнит 14 поддержки, Навесной элемент 8 удерживается у базовой пластины 20, благодаря разности давлений внутри и вне колпака 12. Чтобы такое удерживание обеспечить, необходимо, чтобы диаметр отверстий базовой пластины 20 был много меньше размеров меньшего из навесных элементов 8. Расстояние между отверстиями базовой пластины 20 должно быть тоже много меньше размеров навесного элемента 8, в противном случае на базовой пластине 20 будут области, где присосать навесной элемент не удастся, Переместив требуемый навесной элемент 8 и закрепив его на заданном месте,...

Номер патента: 855554

Опубликовано: 15.08.1981

Автор: Алексеев

МПК: G01R 31/28

Метки: интегральных, параметров, стабилизаторов

...а один из входов блока коммутируемых резисторов соединен с выходом.контролируемого интегрального стабилизатора напряжения.На чертеже представлена структурная схема устройства.Схема устройства содержит блок 1 задания режима, выход которого соединен со входом контролируемого интегрального стабилизатора 2, а также генератор 3 постоянного тока, блок 4 коммутируемых резисторов, усилитель 5 постоянного тока, аналоговый запоминающий блок 6, управляемый аттенюатор 7, измерительный блок 8, блок 9 управления.Устройство работает следующим образом.Блок 1 заданиярежима подает входное напряжение на контролируемый стабилизатор 2. Генератор 3 тока задает ток через выбранный резистор в блоке 4 коммутируемых резисторов. При этом на вход усилителя 5...

Номер патента: 857890

Опубликовано: 23.08.1981

Авторы: Амбарцумян, Андрунакиевич, Архипов, Ивченков, Потехин, Рыдныч, Угнивенко, Чачанидзе

МПК: G01R 31/3177

Метки: интегральных, многоканальное, схем, функционального

...регистра 1. При этом, входной регистр 1 функционирует по переднему фронту единичного логического уровня, вырабатываемого генератором 4, а распределитель 10 - по заднему фронту указанного единичного логического уровня. Вследствие этого, в первом такте осуществляется запись во входной регистр 1 первого набора выходных сигналов объекта контроля, который сравнивается в блоке 6 первого канала с первым набором контрольных сигналов, поданных с выходов соответствующего блока 7 памяти и хранимых в регистре указанного блока 6 сравнения. По первому сигналу распределителя 10 результат сравнения через элемент И 11 первого канала запоминается на соответствующем триггере 12, предварительно установленном в нулевое состояние. Одновременно с этим...

Номер патента: 868892

Опубликовано: 30.09.1981

Авторы: Гуревич, Семенов

МПК: H01L 21/77, H05K 13/00

Метки: демонтажа, интегральных, печатной, платы, схем

...сподпружиненным штоком.На фиг. 1 изрбражена кинематическаясхема предлагаемого устройства; нафиг.2 - узел 1 на фиг,1.Устройство для демонтажа инте-.гральной схемы с печатной платы содержит ванну 1,с расплавленным припоем, в которой размещены нагревательные элементы 2, механизм 3 подачиприпоя, Ванна окружена слоем теплоизоляции 4, Над ванной крепится стол5, окно 6 в котором соответствуетгеометрии мест паек ИС и сопла 7.Механизм удаления ИС 8 с выводами9, установленной на печатной плате10, состоит из захвата 11, жесткосвязанного с подпружиненным што.ом12, на котором укреплен якорь 13электровибратора 14 с частотой колебантлй 10-20 Гц, Над электровибратором14 закреплен микропереключатель 15.В верхней части штока установленавозвратная...

Номер патента: 877622

Опубликовано: 30.10.1981

Авторы: Болдырев, Гойденко, Лихачев, Якушев

МПК: G11C 29/00

Метки: блоков, интегральных, памяти

...сравнения поступает в блок 4 управления, который формирует сигнал "Брак" или "Годен". Всесигналы, формируемые блоком 4 управления, синхронизируются генератором 50 2 сигналов,формирование адреса ячейки проверяемой памяти прокэводится впервом регистре 8 адреса сигналами блока 4 управления согласно алгоритмамвыполняемых программ путем добавления вычитания "единицы" иэ содержимого перваго регистра 8 дадреса или обмена информации со вторым 9, третьим 1 О,7 877622 8емой памяти, затем осуществляетсяпоследовательный перебор ячеек с вы-полнением для каждой из них операции запись единицы - чтение единицы - запись нуля, - чтение нуля, после чего производктся запись фона"единиц" во все ячейки проверяемойпамяти с последующим последовательным...

Номер патента: 879680

Опубликовано: 07.11.1981

Авторы: Лопухин, Фарберов, Чудаковский, Шелест

МПК: H01L 21/00

Метки: гибридных, интегральных, микроузлов, сборки

...19, второй выход которого соединен с входомгенератора 21 колебаний, а третийс первым входом блока 10 задержки исчетчиком 20, выход которого соединен с вторым входом второй ключевойсхемы 14, выход генератора 21 соединен с электрическим входом координатного стола 3, электрический выходкоторого соединен с входом блока 7.Работа предлагаемого устройствазаключается в следующем,На координатный стол 3 устанавливается эталонная подложка, параметры напыленных элементов которой доведены до расчетных значений, иэ механизма 1 механизм 2 присоединяет кэталонной подложке поочередно всенавесные элементы, образовывая каждый раз функциональный микроузел. Синхронизатор 19 запускает генератор 21, который вырабатывает стимулирующий сигнал и подает...

Номер патента: 881707

Опубликовано: 15.11.1981

Авторы: Воронов, Домеников

МПК: G05D 23/30

Метки: держатель, интегральных, схем, съемный, термостате, термостатируемых

...4, связанные с ними блокировоч . ные органы 5 и выдвижные съемные держатели 6. Съемный держатель 6 состоит из корпуса 7 с кронштейнами 8 для крепления контактного элемента 9, на котором размещена испытуемая и интегральная схема 10, теплопроводящая ,пластина 1, шарнирно установленная. на,механизме поджатия теплоносителя, состоящем из подпружиненного кронштей 7 4на 12, кинематически связанного с рычагом 13. Кроме того, на корпусе 7 установлен разъем 14, электрически соединенный с контактным элементом 9 и служащий для подключения к измерите" лю или подачи электрического режима при установке держателя в камеру.Устройство работает следующим образом.Испытуемая интегральная схема 10 размещается на контактном элементе 9. Пластина 11 на...

Номер патента: 902072

Опубликовано: 30.01.1982

Авторы: Иванов, Ломов, Новиков, Сбежнев, Чиркин

МПК: G11C 11/14

Метки: доменах, интегральных, магнитных, схем, цилиндрических

...отравливается также и слой резиста. Интенсивность экспонирования Э выбирается таким образом, чтобы непроэкспонированный слой 11 при проведениитравлении сошел, образуя сквозное окно 12 не раньше, чем протравится слой 6 магнитомягкого материала (фиг. 6) . Далее травление про 3 травлении пленочных слоев, все пленочные слои наносят последовательно слой за слоем, например, катодным распылением, при формировании маски резиста устанавливают толщину резиста и глубину экспонирования резиста пропорционально глубине травления пленочных слоев под маской резиста и проводят сквозное травление всех пленочных слоев, не защищенных маской резиста.На фиг. 1 - 8 показана последовательность технологических операций по изготовлению ИС на ЦМД,...

Номер патента: 906045

Опубликовано: 15.02.1982

Автор: Харитонов

МПК: H05K 13/08

Метки: интегральных, параметров, схем, электрических

...искобы 15 к пластине 2, а винты 16,17 и 18 служат для регулировки положения зондодержателя 3,Устройство работает следующимобразом.При касании контактной частью 11зонда 4 пластины с интегральнымисхемами 19, лежащей на предметномстолике 20, зонд 4 деформируется,при этом установленный в месте максимальной деформации зонда 4 тензорезистор 13, преобразуя деформациюв электрический сигнал, выдает егона вход порогового элемента 7. Вслучае повышения или уменьшения этого сигнала в заданных пределах разностный сигнал с выхода пороговогоэлемента 7 поступает на вход вычислительного блока 8, который динеаризует зависимость величины усилия прижатия зонда 4 к пластине с интегральными схемами 19 от угла вращениязондодержателя.3 относительно оси 14,и...

Номер патента: 907586

Опубликовано: 23.02.1982

Авторы: Карягин, Рябцев

МПК: G11C 29/00

Метки: блоков, интегральных, оперативной, памяти

...блок 2формирует двоичный код адреса, преобразование которого осуществляют сумматоры 7 по35модулю два путем поразрядного сложения лвоичного кода адреса со сдвинутым вправо наодин разряд зиачением данного кода. Такимобразом получается преобразованный кол (и - 1)разрядов адреса, причем код старшего и-го49разряда адреса принимает значение нуль, ллячего вход элемента НЕРАВНОЗНАЧНОСТЬ 1 Осоединен с шивой нулевого потенциала,Преобразованный код адреса через элементы НЕРАВНОЗНАЧНОСТЬ 9 и 10 поступа.ет иа адресные входы проверяемого иптеграль фного блока 5 оперативной памяти.Формирование контрольных данных осуществляется формирователем 3 по командеблока 1. Затем записывают нуль в первуюячейку проверяемого блока 5, по команде 50блока 1 включают...

Номер патента: 911633

Опубликовано: 07.03.1982

Авторы: Водяников, Водяникова, Лопухин, Явнов

МПК: H01C 17/245

Метки: интегральных, подгонки, симметричных, схем

...от номинала, затем изменяют величину подстроечного резистора другой части и доводят до получения номинала, выходного параметра этой части.На фиг. 1 изображена принципиальнаяэлектрическая схена симметричного мультивибратора, подлежащего подгонке; на Фиг,2 - процесс подгонки по известному способу; на фиг.3 - то же, по предлагаемому способу; наФиг,4 - пример конструкции двух резисторов с общей стороной, приспособ"ленных для подгонки по предлагаемомуспособу; на фиг.5 - результат,испарения лазером общей стороны при одновременной подгонке резисторов; на Фиг.б - результат дополнительногоиспарения резистивной пленки резистора 8. 55Рассмотрим процесс подгонки наГ примере симметричной интегральной схемы (фиг. 1), содержащей подстроеч 3 4ные...

Номер патента: 912065

Опубликовано: 07.03.1982

Авторы: Зигфрид, Хорст

МПК: H01L 21/8222

Метки: интегральных, полупроводниковых, схем

...маскирующем покрытии.1 я П р и м е р, На кремниевой подложке 1(фиг, 1) с эпитаксиальной пленкой 2 наносятпервое диэлектричесКое покрытие 3, напримериз двуокиси кремния толщиной 0,5 мкм,Затем проводят вскрытие всех окон 4 яц (фиг, 2) методом фотолитографии дпя созда.ния областей базы, областей управления базойи областей подключения базовых областей, т.е.инжекторы, вторичные инжекторы. Далее про.водят легирование примесью р-типа, например 2 Ь бором 5 .(фиг. 3) методом диффузии или1 Н 1 И 111 :Мкад 1 379/54 Гираж 758 одпигное 1 фичнаи 11 ПЦ "1 Ьфсни", г. Ужгород, ул. Проектная,з 9120ионного легирования, создавая области Р 1, Р 2и РЗ, оследующим окислением выращиваютокиссл 6 в окнах толщиной порядка 0,1 мкм,вновь наносят изолирующее...

Номер патента: 912446

Опубликовано: 15.03.1982

Авторы: Виноградов, Колешко, Сунка

МПК: B23K 20/10

Метки: выводов, интегральных, микросхем, полупроводниковых, приборов, присоединения

...14 через усилитель 15 мощности, блок 16 фазовращателей и блок 17 управления напряжение ультразвуковой частоты подается на преобразователи 12 соответствующей пары ультразвуковых механизмов микроперемещений, например, для перемещения по оси Ч.Конец выпуклой части Ч-образного волновода начинает совершать эллипсообразное912446 10 15 20 5 30 Формула изобретения движение, в результате чего мнкрошаговые устройства движущихся по направляющи.д 6 увлекая за собой с помощью тяг 5 сборочный столик 3. Последний свободно скользит по тягам перпендикулярно расположенной пары ультразвуковых микрошаговых устройств. При работе обеих пар одновременно сборочный столик может совершать сложное движение и кратчайшим путем выходить в точку совмещения...

Номер патента: 918904

Опубликовано: 07.04.1982

Авторы: Ворожеев, Панов

МПК: G01R 31/307

Метки: бис, больших, интегральных, схем

...устанавливается в контактный блок 10По командам с блока 4 управления памятью физ дополнительного блока 5 памяти вблок 7 памяти через многоразрядныйэлемент б ИЛИ передается адреснаяинформация, которая выводит информа"цию иэ блока 7 памяти в виде кодовойпоследовательности, затем она (информация) подается на блок 8 формирования входных сигналов и компаратора 9. Блок 8 формирования входных сигналов вырабатывает необходимые логические уровни, которые подаются на входы контролируемой БИС;Выходные сигналы БИС (реально получаемая информация - отклик схемы на сигналы воздействия) сравниваются с ожидаемой информацией в компараторе 9. При одинаковой информации БИС считается годной, а при разнойбракованной. При этом, компаратор 9вырабатывает для...

Номер патента: 922773

Опубликовано: 23.04.1982

Авторы: Грачев, Гузенко, Данилин, Задубровский, Лебедев, Попель

МПК: G01R 31/303, G06F 17/00

Метки: больших, интегральных, схем, функционального

...4 сдвига, блок 5 памяти, группы элементов И 6, блок 15 7 формирования сигналов и сравнения, большую интегральную схему 8.При работе устройства из блока .) программного управления через блок 2 синхронизации информация, например 2 я в виде восьмиразрядных двоичных слов, заносится для хранения в блоки 5 памяти.Непосредственно при контроле цифровых больших интегральных схем ин Формации в виде указанных восьми- разрядных двоичных слов параллельным кодом заносится в регистры 4 сдвига,. После чего блок 2 синхронизации за,пускает по канаам синхронизации. ре- Эа гистры 4 сдвига и информация после довательно разряд за разрядом через элементы И 6 поступает на блоки 7 формирования сигналов и сравнения, а. затем на выводы контролируемой большой...

Номер патента: 926682

Опубликовано: 07.05.1982

Авторы: Верлань, Гутенмахер, Тихончук

МПК: G06G 7/38

Метки: интегральных, линейных, решения, уравнений

...9266 решение получается в виде кусочно-поотоянной функции времени.Сигнал ошибки на выходе сумматора 1 в процессе решения все время близок к нулю. 5При отсутствии шумов во входном сиг нале д =О коммутатор 4 все время находится в замкнутом состоянии, устройся во моделирует уравнение (3), и при ф(Р). 1 на его выходе образуется точ- щ ное решение интегращ,ного уравнения Вольтерра первого рода (если Г цостагочно мало).При наличии шума во вхоцном сигна-. ле не имеет смысла на выходе первого 15 функционального преобразователя 2 от слеживать этот сигнал с точностью, превышающей цисперсию шума, так как иначе этот шум (вследствие некорректности решаемой задачи) будет усиливаться и может полностью фподавитьф точное решение задачи. Поэтому...

Номер патента: 926727

Опубликовано: 07.05.1982

Авторы: Данилин, Попель, Простаков

МПК: G11C 29/00

Метки: больших, интегральных, памяти, схем

...венно квыходам элемента 18 .задержки и счетчика 19и четвертому и пятому выходам блока 2,а выходы - ко входам коммутатора 30, выходы которого соединены со вторыми входамиформирователей 6 - 9, В каждом логическомблоке первые входы мультиплексоров 25 и26 объединены и являются первым входомблока 20, вторые входы соединены с первымивыходами соответствующих регистров 21 и 22,а выходы - с тактовыми входами соответствующих. одновибраторов 27 и 28, выходы которых соединены со входами триггера 29 и яв.ляются одними из выходов блока 20, другим 5 1 О 15 20 25 ЭО Э 5 40 50 555 ,9267 выходом которого является выход триггера 29, разрешающие входы одновибраторов 27 и 28 подключены к выходам соответствующих схем 23 и 24 сравнения, первые входы которых...

Номер патента: 930772

Опубликовано: 23.05.1982

Авторы: Березин, Жора, Тучинский, Шеревеня

МПК: H05K 3/00

Метки: выводов, интегральных, монтажа, носитель, системой, схем

...сил; препятствующих усадке, остается неизменной, так как площадь металлических проводников т.е. элементов, препятствующих усадке) не изменяется. В результате изменяетсясоотношение между факторами, от которых зависит усадка носителя с систеу 45мой выводов в целом и снижается влия-фние усадочных явлений в процессе егоизготовления, что в конечном итогеприводит к уменьшению ухода габаритноприсоединительных размеров. Очевидно,что указанный эффект зависит от соот заношения между размерами окон и расстояний между ними (т.е. перемычек),вытравливаемых в полиимидном диэлектрике. Оптимальные размеры перемычек иокон,в диэлектрике установлены эскпе-риментальным путем,Носитель с системой выводов, у которого диэлектрическое основание вы 2 4полнено...

Номер патента: 935826

Опубликовано: 15.06.1982

Автор: Руденко

МПК: G01R 29/02

Метки: интегральных, коэффициентов, сигналов, формы, электрических

...на вход линии 1 задержки, и анализирует ся на временном интервале с длитель"ностью, равной времени задержки в линии 1. Выходные импульсы блока 20 синхронизации подаются на управляющие входы коммутаторов 2 и 3, что обеспечивает считывание выборки анализируемого фрагмента сигнала от краев к электрической середине линии 1 задержки. Сигналы с выходовкоммутаторов 2 и 3 поступают на входы Функциональных элементов интеграль"ных преобразователей. Формирователь6 определяет модуль разности выбороксигнала, симметричных относительноэлектрической середины линии 1 задержки. Сигнал с выхода формирователя 6 подается на вход интегратора 7. Выходной сигнал интегратора 7 пропорционален площади асимметрии исследуемого сигнала 5, . относительно момента...