Устройство для контроля больших интегральных схем (бис)

2) Заяви Й) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (БИС)контроль- может быт БИС.троля БИС, параметник питак БИС, комства явля троля при большого оздейст- онтроля д.Изобретение относится, но-измерительной технике использовано при контролеИзвестно устройство ко содержащее ЭВИ, измерител ров, блоки контроля, исто ния, блок контактирования мутатор и блок управления Недостатком известного устройства является значительное время контроля при подаче на БИС большого количества комбинаций входных кодов.Наиболее близким к изобретению ло технической сущности является устройство, содержащее ЭВИ, соединенную с накопителем и блоком управления, выход которого последовательно соеди" нен с блоком управления памятью, с блоком памяти, с блоком Формирования входных сигналов, с блоком контактирования для включения контроли" руемой БИС и с компаратором ожидаемой инФормации .21. Недостатком этого устройется значительное время коннеобходимости подачи на БИСколичества входных кодовых ввий, которое требуется для кБИС микропроцессорного набора.Цель изобретения - сокращения врмени контроля.Цель достигается тем, что в устройстве, содержащем ЭВИ, соединенну с накопителем и блоком управления, блок памяти, управляющий вход которого соединен через блок управления памятью с блоком управления, а выходы соединены с соответствующими входами блока Формирования входных сигналов и компаратором, выход и вхо которых соединены с соответствующим входом и выходом контактного блока для включения контролируемой БИС, а также с блоком управления, введены дополнительный блок памяти и элемент ИЛИ, причем первые сигнальные входы элемента ИЛИ соединены с выхо3 918904 дом дополнительного блока памяти, вторые сигнальные входы - с адресными выходами блока управления памятью, а выходы соединены с адресными входами блока памяти, управляющие входы элемента ИЛИ, адресные и уп" равляющие входы дополнительного блока памяти соединены с соответствующими выходами блока управления памятью.На чертеже представлена функцио в нальная схема устройства.Устройство содержит ЭВМ 1, накопитель 2, блок 3 управления, блок 4 управления памятью, дополнительный блок 5 памяти, элемент 6 ИЛИ,.блок д 7 памяти, блок 8 формирования вход, ных сигналов, компаратор 9, контактный блок 10 для включения контроли-руемой БИС.Устройство работает следующим об" 2 зразом.Перед проверкой испытуемой БИС из накопителя 2 посредством ЭВМ 1, блока 3 управления и блока 4 управления памятью в блок 7 памяти заносится минимальный набор команд-кодовых последовательностей, необходимых для проведения полного цикла контроля данной БИС, а в дополнительный блок 5 памяти - последовательность адресов этих команд для осуществления циклов проверки. Приэтом, загрузка информации из накопителя 2 в память блоков 5 и 7 осуществляется адресным счетчиком и дешифратором команд блока 4 управления3памятью. Дешифратор команд распределяет информацию между блоками 5 и7 памяти. 8 блок 7 памяти информациязаносится посредством адресного счет 40чика блока 4 управления памятью через многоразрядный элемент 6 ИЛИ,Последний открывается сигналами сблока 4 управления памятью, разрешающими прохождения сигналов адресного счетцика блока 4 управления па 43мятью во время загрузки информации вблок 7 памяти.Затем проверяемая БИС устанавливается в контактный блок 10По командам с блока 4 управления памятью физ дополнительного блока 5 памяти вблок 7 памяти через многоразрядныйэлемент б ИЛИ передается адреснаяинформация, которая выводит информа"цию иэ блока 7 памяти в виде кодовойпоследовательности, затем она (информация) подается на блок 8 формирования входных сигналов и компаратора 9. Блок 8 формирования входных сигналов вырабатывает необходимые логические уровни, которые подаются на входы контролируемой БИС;Выходные сигналы БИС (реально получаемая информация - отклик схемы на сигналы воздействия) сравниваются с ожидаемой информацией в компараторе 9. При одинаковой информации БИС считается годной, а при разнойбракованной. При этом, компаратор 9вырабатывает для блока 2 управления сигнал, по получении которого блок 3 управления останавливает измерения и сигнализирует о наличии брака.В случае, если один иэ несколько выводов контролируемой БИС являются входами и выходами, по окончании процесса занесения информации "запись") осуществляется перевод блока формирования входных сигналов 8 в третье состояние. Программирование третьего состояния (номера такта и фазы включения)также осуществляется внутри цикла проверки беэ обращения к пос-, тоянной памяти накопителя. Таким образом, в режиме записи информации вконтролируемую БИС управление блоками 5 и 7 памяти осуществляется адресным счетчиком и дешифратором команд блока 4 управления памятью, причем блок 7 памяти управляется через многораз" рядный элемент 6 ИЛИ. В режиме считывания информации (проверка БИС)дополнительный блок 5 памяти управляется адресным счетциком блока 4 управпения памятью, а блок 7 памяти черезмногоразрядную схему ИЛИ " блоком 5памяти, являющимся адресным устройст-.вом для блока 7 памяти.Сокращение времени контроля в пред.лагаемом устройстве без прямого увеличения обьема памяти осуществляется благодаря введению блока 5 памяти и элемента 6 ИЛИ, если число различных входных воздействий, подаваемых наконтролируемую БИС, ограничено, а количество их комбинаций значительно. Это дает возможность в блок 7 памяти записать минимальное число рас" личных кодовых последовательностей, необходимых для контроля БИС, а в дополнительный блок 5 памяти - адреса вышеназванных последовательностей.Благодаря введению многоразрядного элемента схемы ИЛИ обеспечивается рациональное использование памяти устройства, а также повышение ее емкости без прямого увеличения обьема.формула изобретения Составитель В,Гусев Гунько Техред М, Тепер КоррекДемчик Редакто Подписа СССРтий, д. 4/ каз 2 комити откая наб 1130П "Патент", г. Ужгород, ул. Проектная, 4 ил 5 9189Уменьше ие времени контроля достигается за счет сокращения количества обращений ЭВМ 1 к накопителям 2. Устройство для контроля больших интегральных схем (БИС), содержащее ЭВМ, соединенную с накопителем и бло-В ком управления, блок памяти, управляющий вход которого соединен через блок управления памятью с блоком управления, а выходы соединены с соответствующими входами блока фор" 1% мирования входных сигналов и компа" ратором, выход и вход которых соеди. иены с соответствующим входом и выходом контактного блока для включения контролируемой БИС, а также с 2 о блоком управления, о т л и ч а ю - . щ е е с я тем, что, с целью умень 29 Тираж 719НИИПИ Государственног по делам изобретени5, Москва, Ж, Рауш 04 6шения времени контроля, в него введены дополнитльный блок памяти иэлемент ИЛИ, причем первые сигнальные входы элемента ИЛИ соединены свыходом дополнительного блока памяти вторые сигнальные входы - с адресными выходами блока управленияпамятью, а выходы соединены с адресными входами блока памяти, управляющие входы элемента ИЛИ, адресные иуправляющие входы дополнительногоблока памяти соединены с соответствующими выходами блока управленияпамятью.Источники информации,принятые во внимание при экспертизе1. Патент Великобритании Ю 2005848,кл. 6 01 а К 31/00 19792. Техническое описание. "Испытательная система для функциональнойпроверки БИС", фирма фТакеда Рикелфф.Япония (прототип),