Устройство для функционального конт-роля больших интегральных cxem

Союз Советсиик СоцИалнстичесн их РеспубликОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет 0 06 Г 15/46 С 01 К 31/28 Государственный комитет СССР по аелам изобретений и открытийДата опубликования описания 10.02,81 72) Авторы изобретен(71) Заявитель 54) УСТРОИСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ0 5 ля, Зо Изобретение относится к вычислительной и контрольно-измерительнойтехнике и может быть использованодля функционального контроля цифровых больших интегральных схем.Известно устройство для функционального контроля цифровых интеграль.ных схем, содержащее генератор контрольных сигналов, регистры сдвига,блоки коммутации, блок сравнения,блоки с эталлонной логической схемой, блок индикации 11 .Недостатком известного устройстваявляется необходимость примененияэталонной схемы.Известно устройство для функционального контроля больших интегральных схем, содержащее блок программного управления, соединенный с блоком синхронизации, и по числу выводов контролируемой большой интегральной схемы блоки сравнения, подключенные к соответствующим выходам блока синхронизации и к большой интегральной схеме, группу регистровсдвига, управляющие входы которыхподключены к соответствующим выходамблока синхронизации 2,Недостатком этого устройства явется его нсаысокан надежность и ог ниченное быстродействие из-за наличия многоразрядного регистра сдвигана каждом выводе контролируемой интегральной схемы. Наиболее близким к изобретению техническим решением является устройство для функционального контроля больших интегральных схем содержащее блок программного управления, блок синхронизации и по числу выводов контролируемой большой интегральной схемы блоки формирования, первый и второй элементы И, первый и второй регистр сдвига и блок памяти, причем выход блока программного управления соединен с первым входом блока синхронизации, первый выход и второй вход которого соединен соответственно с первым входом и первым выходом всех блоков формирования, выход каждого блока памяти соединен с информационными входами первого и второго регистра, выходы которых соединены с первыми входами соответственно первого и второго элемента И, выходы каждого блока формирования соединены с соответствующим контактом контролируемой большой интегральной схемы, второй выход и третий входблока синхронизации соединен с пер вым входом всех блоков памяти 33 .Недостатком известного устройства для функционального контроля больших интегральных схем является отсутствие возможности многократного повторения части или всей контрольной последовательности сигналов без затрат большого объема памяти.Целью изобретения является расширение Функциональных возможностей 1 Оустройства за счет обеспечения многократного повторения части или всейконтрольной последонательности сигналон,достигается это тем, что в устРойство ннедены регистр начального адреса, регистр конечного адреса, регистр тактов, регистр циклов, блокуправления режимами, блок сравненияблок управления трехразрядного сдвигового регистра, кроме того на каждый вывод большой интегральной схемывведены трехразрядные сдвигоные регистры, информационные входы которыхсоединены с выходами первого и второго элементов И, выход каждого трехразрядного сдвигоного регистра соединены с вторым входом блока формирования, третий выход блока синхронизации соединен с первыми входами регистра начального адреса, регистра конеч- Зрного .адреса, регистра тактов, регистра циклов, регистра синхронизации,четвертый ныход и четвертый вход блока синхронизации соединен соответственно с первым входом и первым вы- З 5ходом блока управления режимами, второй выход которого соединен с вторымивходами регистра начального адреса,регистра конечного адреса, регистратактов, регистра циклов и регистрасинхронизации, третий выход блока уп- франления режимами соединен с первымвходом блока памяти режимов, второйвход которого соединен с пятым выходом блока синхронизации, выход блокапамяти режимов соединен с третьим 45входом регистра начального адреса,регистра конечного адреса, регистратактов, регистра синхронизации, вторые выходы регистра начального адреса, регистра конечного адреса, ре- р)гистра тактов, регистра циклов и регистра синхронизации соединены с вторым входом блока управления режимами,третий выход регистра начального адреса соединен с вторыми входами всехблоков памяти, третий выход регистраконечного адреса соединен с первымвходом блока сравнения, выход которого соединен с третьим входом блокауправления режимами, четвертый выходкоторого соединен с вторым входом 60блока управления трехразрядного сдвигоного регистра, третий выход регистра тактов соединен с вторым входомблока управления трехразрядного сдвигового регистра, выход которого сое динен с третьими входами всех блоковпамяти, с управляющими входами всехтрехразрядных сдвиговых регистров,.с вторыми входами всех элементов Ии с управляющими входами всех первыхи вторых регистров сдвига, третьи ныходы регистра циклов и регистра синхронизации соединены с четвертым нходом блока управления режимами, второй выход одного из блоков памяти соединен с вторым входом блока сравнения.На чертеже изображена блок-схема устройства для функционального контроля больших интегральных схем.Устройство содержит блок программного управления 1, блок синхронизации 2 и по числу выводов контролируемой большой интегральной схемы 3 блокФормирования, первый регистр сдвига5, второй регистр сдвига б, первыйэлемент И 7, второй элемент И 8, блокпамяти 9, трехразрядный сдвиговый регистр 10. Кроме того н состав устройства входят регистр начального адреса И, регистр конечного адреса 12, регистр тактов 13, регистр циклов 14, регистр синхронизации 15, блок управления режимами 16, блока памяти режимов 17, блок управления записью 18 и блок сравнения 19.Работа устройства для Функционального контроля больших интегральныхсхем в этом случае происходит следующим образом. Перед началом работы в контактный узел устанавливается подлежащая контролю большая интегральная схема 3 из блока 1 программного управления через блок 2 синхронизации в блоки 9 памяти заносится информация о последовательности контрольных сигналов, которую необходимо подать на выводы контролируемой большой интегральной схемы, чтобы оценитьее работоспособность. В блок памятирежимов 17 заносится код режимовработы устройства, После ввода информации н блок памяти 9 и блок памятирежимов 17 управление работой блоковустройства для Функционального контроля больших интегральных схем передается блоку 2 синхронизации, который заносит информацию из блока памяти режимов 17 в регистры начального адреса 11, конечного адреса 12, тактов 13, циклов 14 и синхронизации 15. В регистр 11 заносится начальный адрес выдачи информации контрольной последовательности сигналон, в регистр 12 - конечный адрес массива информации контрольной последовательности сигналов, т.е. н целом информация н регистрах 11 и 12 определяетмассив информации,выдавая которыйна блоке 4 Формирования, формируется необходимая контрольная последовательность сигналов или ее часть, Врегистр 14 циклов заносится информация о числе повторений, если это неной последовательности сигналов, а в регистр 13 тактов заносится информация о числе тактов выдачи информации из сдвиговых регистров 5 и б. В регистр 15 синхронизации заносится информация на сколько тактов необходимо остановить работу сдвиговых регистров 5, б, чтобы в соответствии с рисунком слова контрольной последовательности сигналов на контролируемую схему 3 на один иэ ее выводов выдать ряд тактовых импульсов,После занесения информации в ре" гистры 11-15 блок синхронизации 2 выдает сигнал занесения начального адреса из регистра 11 в адресные ре гистры блоков 9 памяти информации и выдает импульсы, управляющие работой регистра 13 тактов, который в свою очередь управляет работой блока 18 управления записью из блоков 9 памя О ти в сдвиговые регистры 5 и б и сдвигом информации в сдвиговых регистрах 5, б и 10.В сдвиговые регистры 5 заносится первое слово из блоков 9 памяти. Сиг; налом из блока управления 18 записи открываются элементы И 7 и сдвигается информация из сдвиговых регистров 5 ЗО 40 формула изобретения Устройства для функционального контроля больших интегральных схем, содержащее блок программного управления, блок синхронизации и по числу выводов контролируемой большой интегральной схемы блоки формирования, первый и второй элементы И, первый и второй регистр сдвига и блок памяти причем выход блока прогоаммногд 60 обходимо, определенной части контроль через элементы И 7 передаются в трехразрядные сдвиговые регистры 10, свыходов которых информация в видетрехразрядного кода передается наблоки 4 формирования и далее на вывод контролируемой большой интегральной схемы 3.В то время пока выполняется передача информации на сдвиговых регистрах 5 блок управления записью 18 производит добавления единицы к содержимому адресных регистров блока памяти 9 и в сдвиговые регистры б записывается второе слово из блоков памяти 9. Блок управления записью 18 непрерывно сравнивает количествО выполненных сдвигов сдвиговым регистром 5 с 45 содержимым регистра тактов 13, в котором записано число сдвигов, необходимое для программируемой передачи информации из сдвиговых регистров 5или б, через регистры 10, блоки 4формирования на контролируемую схему 3. После сдвигов последнего разряда из сдвиговых регистров 5 блокуправления записью 18 закрывает элемент И 7 и открывает элемент И 8, атакже переключает тактовые сигналысо сдвиговых регистров 5 на сдвиговые регистры б. Информация с выходовсдвиговых регистров через элементыИ 8 заносится в трехразрядные сдвиговые регистры 10 и далее с них поступают на блоки 4 формирования. Цикл контроля продолжается. Одновременнос этим блок управления записью добавляет единицу к содержимому адресных регистров 18. Начинается запись третьего слова из блоков 9 памяти в сдвиговые регистры,5 и т.д. Так продолжается до тех пор пока величина числа адресного регистра 9 не станет равна числу, хранящемуся в регистре 12 конечного адреса. В случае равенства возможны два режима рабаты. Если в регистре 14 циклов ноль и в служебном разряде слова, читаемого из блока 17 памяти, режимов тоже ноль, т,е. в,регистре 11 и 12 начального и конечного адресов заносится новая информация и выдача ее из блоков 9 памяти и сдвиговых регистров 5 и б повторяется аналогично описанному выше. Если же в регистре 14 циклов записано число, отличное от нуля, то из содержимого регистра 14 вычитается единица и ранее сформированная последовательность контрольных сигналов выдается еще раз. Повторение выдачи указанной госледовательности сигналов будет продолжаться до тех пор пока в регистре 14 циклов не установится ноль. После этого, если в специальном разряде управляющего слова блока памяти режимов 17 содержится ноль, то пишется содержимое регистров 11, 12 начального и конечного адресов и цикл работы устройства повторяется, Если же в управляющем слове содержится единица, то блок 2 синхронизации формирует сигнал об окончании контроля большой интегральной схемы 3 и передает его в блок 1 программного управления. Следовательно, устройство для Функционального контроля больших интегральных схем за счет введения новых блоков, и соответствующее новое их соединение позволило многократно повторить одни и те же последовательности сигналов без увеличения объема памяти информации (блоков 9 памяти информации). Это повторение последовательностей сигналов крайне необходимо при функциональном контроле большого числа сложных электронных схем, например, полупроводниковых запоминающих устройств, больших интегральных схем микропроцессоров, калькуляторов и т.п. Таким образом, благодаря применению укаэанных узлов, расширены функциональные возможности устройства и повышена его эффективность.802970равления режимами соединен с первым входом блока памяти режимов, второй вход которого соединен с пятым выходом блока синхронизации, выход блОка памяти режимов соединен с третьими входами регистра начального адреса, регистра конечного адреса, регистра тактов, регистра циклов и регистра синхронизации, вторые выходы регистра начального адреса, регистра конечного адреса, регистра тактов, регистра циклов и регистра синхронизации соединены со вторым входом блока управления режимами, третий выход регистра начального адреса соединен со вторыми входами всех блоков памяти, третий выход регистра конечного адреса соединен с первым входом блока сравнения, выход которого соединен с третьим входом блока управления режимами, четвертый выход которого соединен с вторым входом блока управления трехразрядного сдвигового регистра, третий выход регистра тактов соединен с вторым входом блока управления трехраэрядного сдвигового регистра, выход которого соединен с третьими входами всех блоков памяти, с управляющими входами всех трехразрядных сдвиговых регистров, с вторыми входами всех элементов И и с управляющими входами всех первых и вторых регистров сдвига, третьи выходы регистра циклов и регистра синхронизации соединены с четвертым входом блока управления и режимами, второй выход одного иэ блоков памяти соединен с вторым входом блока сравнения.Источники информации,принятые во внимание при экспертизе1Патент Японии 1 Е 48-41739,кл. 97(7) 6 01 И, кл. 6 06 Г 11/00,опублик. 08.12.73.2. Журнал Сощоц 1 е г Ое ь 1 дп 19709 12 р.р. 65-70. К О 5 в 1 Ь а щпсоврцйег а 16 едц 1 ов аггау Теьсог,3. Авторское свидетельство по заявке 9 2035014/24, кл. 6 06 Е 15/46,19,06.74 прототип).802970 Тираж 756 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5