Устройство для контроля интегральных блоков оперативной памяти

Союз СоветскмкСфцмалмстмчвскмкРвслублмк ОП ИСАНИ ЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 907586(22) Заявлено 16.06.80 (21) 2941347/18-24с присоединением заявки РЬао делам нэебретеннй н открыткй(72) Авторы изобретения В. Г. Рябцев и В. М. Карягин 1) Заявите Научно-исследовательский институт управляю НПО "Импульс") УСТРОЮСТВО ДЛ БЛОКОВ ОП10 Изобретение относится к запоминающимустройствам.Известно устройство для контроля блоковоперативной памяти, содержащее генератор импульсов, программный блок, элемент ЗАПРЕТкоммутатор, блок индикации и блок обнаружения короткого замыкания обмоток мат.риц 113.Однако это енять для контромяти,Наиболее близким к предлагаемому техническим решением является устройство, содержащее микропрограммный блок команд,первый выход которого подключен ко входублока адресации, а второй выход - ко входу генератора контрольных данных, выходкоторого подключен к первому входу блокасравнения и первому входу 11 роверяемого интегрального ОЗУ, выход которого через регистр приема информации соединен со вторым входом блока сравнения, выход кото.рого подключен ко входу микропрограммного блока команд 121. устройство невозможно прим ля интегральных блоков па. КОНТРОЛЯ ИНТЕГРАЛЬНЫХТИВНОЙ ПАМЯТИ Недостатками этого устройства являются низкое быстродействие, поскольку проверка каждой ячейки контролируемого блока памяти осуществляется за пять циклов обращения к памяти, и недостаточная надежность, поскольку оно не обеспечивает проверку наличия взаимных связей между ячейками, располо. женными в одной и той же половине паМяти.Цель изобретения - повышение быстро. действия и надежности устройства.Поставленная цель достигается тем, что в устройство для контроля интегральных блоков оперативной памяти, содержащее адресный блок, формирователь контрольных сигналов, схему сравнения, регистр числа и блок микропрограммного управления, вход кото. рого соединен с выходом схемы сравнения, первый выход - с входом адресного блока, а второй выход - с входом формирователя контрольных сигналов, выход которого под. ключен к псрвому входу схемы сравнения и является контрольным выходом устройства, второй вход схемы сравнения соединен с выходом регистра числа, входы которого явля.3 907586ются входами устройства, введены сумматорыпо модулю два, триггер и элементы НЕРАВ.НОЗНАЧНОСТЬ, причем первые входы сумматоров по модулю два соединены соответственно с выходами адресного блока с первого по (и - 1) ый, где и - количество раз.рядов адресного блока, вторые входы сум.маторов по модулю два подключены соответственио к выходам адресного блока совторого по и.ый, выходы сумматоров помодулю два соединены соответственно с первыми вхолами одних из элементов НЕРАВНО.ЗНАЧНОСТЬ, вторые входы которых подключены к выходу трипера и первому входудругого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с шивой нулевого потенциала, вход триггера подключен ктретьему выходу блока микропрограммногоуправления, выходы элементов НЕРАВНОЗНАЧНОСТЬ являются адресными выходами устрой.ства,На чертеже изображена структурная схемапредлагаемого устройства.Устройство содержит блок 1 микропрограммного управления, адресный блок 2, формирователь 3 контрольных сигналов, схему 4сравнения, коитролируемый интегральныйблок 5 оперативной памяти, регистр 6 числа,сумматоры 7 по модулю два, триггер 8, предназначенный для формирования кода маски,и элементы НЕРАВНОЗНАЧНОСТЬ 9 и 10.Устройство работает следующим образом.По программе блока 1 адресный блок 2формирует двоичный код адреса, преобразование которого осуществляют сумматоры 7 по35модулю два путем поразрядного сложения лвоичного кода адреса со сдвинутым вправо наодин разряд зиачением данного кода. Такимобразом получается преобразованный кол (и - 1)разрядов адреса, причем код старшего и-го49разряда адреса принимает значение нуль, ллячего вход элемента НЕРАВНОЗНАЧНОСТЬ 1 Осоединен с шивой нулевого потенциала,Преобразованный код адреса через элементы НЕРАВНОЗНАЧНОСТЬ 9 и 10 поступа.ет иа адресные входы проверяемого иптеграль фного блока 5 оперативной памяти.Формирование контрольных данных осуществляется формирователем 3 по командеблока 1. Затем записывают нуль в первуюячейку проверяемого блока 5, по команде 50блока 1 включают триггер 8, формирующийкод маски, и инвертируют код адреса прип.мощи элементов НЕРАВНОЗНАЧНОСТЬ 9и 10. Если осло разрядов.кода адреса четное, то инверсиый кол алреса имеет лололне Иние до четности, равное нулю. В последнююячейку памяти блока 5 записывают нуль. Затем двоичный код адреса увеличиваюг иа аелиницу, устанавливают триггер 8 в нулевое состояние и преобразуют код адреса при помощи сумматоров 7 и элементов НЕРАВНОЗНАЧНОСТЬ 9 и 10. По новому адресу записывают единицу и пров дят проверку блока 5, как описано выше. Процесс преобразования адресов выполняется до тех пор пока не заполняются информацией все ячейки проверяемого блока 5 оперативной памяти.Преобразование кода адреса при считываиии осуществляется аналогичным образом.Считанная информация запоминается в регистре 6. Схема 4 сравнения сравнивает информа. цию с выхода регистра 6 и с выхода форми. рователя 3 контрольных сигналов. Результаты контроля поступают в блок 1. Таким образом, в устройстве обеспечивается непоследовательный обход ячеек памяти блока 5, при котором в каждом следующем цикле обращения код адреса изменяется в максимальном коли. честве разряЛов, что исключает операции контроля четности кода адреса и упрощает комаиды управления формирователем 3 конт. рольных сигиалов, за счет чего сокращается время и повышается качество контроля, Устройство обеспечивает проверку взаимного влияния ячеек памяти и лешифраторов адреса блока 5.Технико-экономические преимущества предлагаемого устройства заключаются в более высоких, по сравиению с известным, быстродействии и надежности,Формула изобретенияУстройство лля контроля интегральных блоков оперативпой памяти, содержащее ад. ресный блок, формирователь контрольных сигналов, схему сравнения, регистр числа и блок микропрограммного управления, вход которого соединен с выходом схемы сравнения, первый выход - с входом адресного блока, а второй выход - с входом формирователя контрольных сигпалов, выход которого пол. ключен к первому входу схемы сравнения и является контрольным выхоло;.1 устройства, второй вход схемы сравнеиия соединен с вы. ходом регистра числа, входы которого явля. ются входами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и надежности устройства, оно содержит сумматоры по модулю два, триг. гер и элементы НЕРАВНОЗНАЧНОСТЬ, при чем первые входы сумматоров по модулю два соедииены соответственно с выходами адресного блока с первого по (и - 1) ый (где и - количество разрядов адресного блока), вторые входы сумматоров по модулю907586 Составитель В. ГордоноТехред Е, Харитопчик орректор М. К Редакт кова одписиое каэ 601/60 Тираа ИИПИ Госупа по делам изо 035, Москва. венного комитета ССС и открытиишская наб., д,етении 35, а пиал П 1 Ч Патеи, г. Ужгород, ул. Проектная, 4 два подключены соответственно к выходамадресного блока с второго по п-ый, выходысумматоров по модулю два соединены соответственно с первыми входами одних изэлементов 11 ЕРАВНОЗНАЧНОСТЪ, вторые входы которых подключены к выходу триггераи первому входу другого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход .оторого соели.нен с шиной нулевого потенциала, вход триггера подключен к третьему выходу блока 10 микропрограммного управления, выходы элементов НЕРАВНОЗНАЧНОСТЬ являются адресными выходами устройства. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР Юф 531196,кл. 6 11 С 29/00, 1974.2. Заявка ФРГ Яф 2408990,кл, 6 11 С 29/00, 1976 (прототип).