Устройство для автоматическогоконтроля больших интегральных cxem

ПИСАНИЕИЗОБРЕТЕНИЯ Союз Советскик Социалистическик Республик(22) Заявлеио 150578 (2 ) 2617023/18-24с присоединением заявки Йо(51)М. Кл, Я 06 Р 11/00 Государствеииый комитет СССР оо делам изобретеиий и открытий(71) Заявитель Институт электронных управляющих машин(54) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ Изобретение относится к вычислительной технике, в частности к сред. ствам контроля микропроцессорных БИС и других цифровых объектовИзвестно устроиство для контроля интегральных схем, позволяющее осуществить контроль логических блоков путем сравнения результатов тестирования эталонного и контролируемого объектов, а также контроль уровня потенциалов "0", "1" интегральных схем 11.Недостатком устройства является отсутствие возможности контроля ин тегральных схем с двунаправленными выводами.Известно устроиство, содержащее блок памяти, блок управления, блок анализа,блок индикации, генератор тестов, блок сопряжения и блок сравнения, причем управляющий вход блока анализа соединен с соответствующим выходом блока управления, первый информационный вход - с первым выходом блока памяти, первый выход - с соответствующим входом блока управления, а второй выход - с первым входом блока индикации, второй вход которого соединн со вторым выходом блока хранения программ, третий выход которого соединен с соответствующимвходом, а вход - с соответствующимвыходом блока управления, управ-ляющие входы генератора, блока сопряжения и блока сравнения соединены с соответствующими выходами блока управления, выход блока сравнения соединен со вторым информационным входом блока анализа, а первый11) и второй входы - со входами устройства,первый и второй выходы блока сопряжения соединены с выходами устройства, а первый и второй информационныевходы - соответственно с выходом ге 11 нератора тестов и с четвертым выходом блока памяти, пятый выход кото.рого соединен с информационным входом генератора тестов 21,недостатком данного устройстваЮ является отсутствие контроля уровнялогических потенциалов "О", "1" исравнительно невысокое быстродействие,Целью изобретения является расши 25 рение Функциональных возможностейза счет обеспечения контроля большихинтегральных схем с двунаправленнымивыводами, и повышение быстродействияустройства.Поставленная цель достигаетсяЗо тем, что в устройство, содержащеегенератоР тестов, блок формирования входных сигналов, контролируемый .блок, эталонный блок блок сравне. ййя, блок управления, блок памяти и блоК индикации причем информа= цИойный вход блока памяти соединен с, вХодом ввода данных устройства, управляющий вход - с выходом "разрешей.ния блока управления, командный, первый и второй информационные и тестовый выходы блока памяти соединены с первым. входом блока управления, инфор ф мационнЫМИ, вХОДаМи блоков индикации и Формирования входных сигналов и информационным входом генератора тес. товсоответственно управляющий вход генератора тестой соединен с запус кающим выходом блока управления, а выход - со вторым информационным входом блока Формирования входных сигналов, диагностический и эталонный выходы которого .соединены а входами ;щ контролируемого и эталонного блоков соответственно, выход блока сравнения соединен со вторым входом блока управления, Первый блокирующий выход которого соединен с соответствующим входом блока сравнения, а сигнальный выход, - с управляющим входом блока индикации.В устройство введены первый и второй блоки перекодировки данных в Зо двуразрядный двоичный код, селектор адресов и дешифратор состояния выходов эталонного блока, выход которого соединен с третьим входом блока управления, а вход .-с выходами эталонного блока и информационным входом селектора адресов, управляющий вход которого соединен с задающим выходом блока управления, а выход с адресным входом блока памяти, второй блокирующий выход блока управле ния соединен с соответствующим входом блока Формирования входных сигналов, входы первого и второго блоков перекодировки данных в двуразрядный двоичный код соединены с выходами контролируемого и эталонного блоков, соответствено, а выходы - сботввтственне, с первым и вторым информационными входами блока дравнения.На чертеже приведена блок-схема Я предлагаемого устройства.Предлагаемое устройство для контроля микропроцессорных, БИС содержит генератор 1 тестов, предназначенный для выработки последовательностей синхронизации объектов и псевдослучайный последовательностей, на базе которых. формируется тест. Выходы генератора 1 тестов соединены со входами блока 2 Формирования входных сигналов, обеспечивающего запоминание 46 набора сигналов, соответствующего текущеМУ такту теста, и приложение его к выводам контролируемой БИС 3 и однОтипной эталонной БИС 4, Выводы обеих БИС подключены соответст И венно ко входам первого 5 и второго 6 блоков перекодировки данных, которые обеспечивают перекодировку выход-. ных сигналов БИС в двухразрядный двойчный код. Выходы первого 5 и второго б блоков перекодировки данных соединены с соответствующими входами блока 7 сравнения, который слжит для обнаружения логического неравенства выходных сигналов контролируемой и эталонной БИС. Выход блока 7 сравнения соединен с одним из входов бло ка 8 управленияВыводы эталонной БИС 4 соединены со входами дешифратора 9 состояния выводов, предназна- ченного для анализа состояния двуна. - правленных выводов БИС перед подачей на них входных сигналов, и с одним из входов блока 10 селектора адресов. Выход блока 10 селектора адреса соединен с одним из входов блока 11 памяти, имеющего также вход Д 2 дляввода данных. Блок 11 памяти служит для хранения команд, реализуемых устройством, а также соответствующих данных и тестов, необходимых при контроле. Выходы блока 11 памяти соединены соответственно с одним из входов блока 8 управления, с одним из входов блока 2 формирования входных сигналов, с одним из входов генератора 1 тестов, с одним из входов блока 13 индикации,предназначенного для вывода результатов контроля. Блок 8 управления обеспечивает взаимодействие всех блоков устройства в процессе проверки путем выработки соответствующих управляющих сигналов и распределения команд и данных, поступающих из блоков 11 памяти по остальным блокам устройства. С этой целью выходы блока 8 управления соединены соответственно с управляющим входом блока 7 сравнения, управляющим входом блока 2 формирования входных сигналов, одним из входов генератора 1 тестов, одним из входов блока 13 индикации с одним из входов блока 11 памяти, с одним из входов блока 10 селектора адресов.Предлагаемое устройство обеспечивает функциональный контроль БИС на псевдослучайных тестах, формируемых генератором 1 тестов на детерминированных тестах, задаваемых от внешнего источника при большой длине теста или предварительно записанных в блок 11 памяти на деГтерминированных тестах, задаваемых в виде программно реализуемого алгоритма с помощью команд, хранящихся в блоке 11 памяти. Выполнение типовой программы контроля БИС на псевдослучайных . тестах происходит следующим образом.Входные выводы контролируемой 3 и эталонной 4 БИС (в том числе двунаправленные) подключаются к выходам блока 2 формирования входныхсигналов. Выходные выводы контролируемой 3 и эталонной 4 БИС ( в томчисле двунаправленные) соединяютсясоответственно со входами первого 5и второго б блоков перекодировкиданных. В блок 11 памяти записываются последовательности команд, обеспечивающие программирование следующих операций: задание последовательности синхрони .пии контролируемойи эталонной БИС; задание псевдослучайного теста путем установки требуемого начального состояния генератора 1 тестов, алгоритма формированияпсевдослучайной последовательностииее длины; запуск генератора тестовс целью приложения к выводам контролируемой и эталонной БИС псевдослучайного теста, определяемого соответствующими начальным условиями приложение к выводам контролируемой иэталонной БИС, указанной в программе 20последовательности сигналов приведе-.ния БИС в известное начальное состояние. После запуска устройства, с помо щью соответствующих команд программы производится засылка в генератор тестов начальных условий, определяющих псевдослучайный тест и последовательность сигналов синхронизации. З 0 После этого из блока 11 памяти поступает последовательность команд и данных, с помощью которой на входы контролируемой и эталонной БИС через блок 2 формирования входных сигналов подается соответствующая последовательность сигналов, приводящая обе БИС в известное начальное сОстояние, Затем генератор 1 тестов по команде из блока памяти обеспечивает приложение к входам контролируемой и эта лонной БИС псевдослучайного теста. В:процессе приложения теста к входам контролируемой и эталонной БИС вскаждом его такте сигналы с.одноименных выходов БИС почтупают в блоки 45 5 и б перекодировки данных, где перекодируются в двуразрядные двоичные кодМ, которые затем сравниваЫтся в блоке 7 сравнения, Если в "каком-либо тахте теста обнаруживается неравенство значений сигналов на одноименных выходах БИС, то генератор 1 тестов останавливается, и блок индикации сигнализирует о неисправности контролируемой БИС 3. При этом в каждом такте проверки дешифратор 9 состояния выводов выявляет те выводы эталонной БИС 4, которые в данный момент находятся в .состоянии логической "1" или "0", и сообщает об этом в блок 8.управления, который выдает е 0 соответствующий сигнал в блок 2 формирования входных сигналов, запрещающий подавать в данном такте на указанные выводы какой-либо двоичный сигнал. 65 При проверке БИС на детерминированных тестах, задаваемых от внешнего источника программ или предварительно записанных в блок памяти,запуска генератора тестов не прОизводится. Последовательность набороввходных сигналов контролируемой иэталонной БИС 3 и 4 задается черезблок 2. формирования входных сигналовнепосредственно с помощью команд иданных программ также, как это имеетместо в случае последовательностиприведения БИС 3 и 4 в известное начальное состояние,Контроль микропроцессорной БИСна детерминированных тестах в общем случае требует тесты очень большой длины. Так, например только припроверке программного счетчика ирегистровой памяю микропроцессорапеЙ 8080 необходимо соответственно 262105 и 50 10 детерминированных кодов, а для проверки всегомикропроцессора требуется не менее1 10 кодов. Для хранения тестовтакой длины необходим очень большейобъем памяти. Если же в процессепроверки вводить в блок памяти проверочный тест из какого-либо внешнего устройства (например, с магнитныхдисков или от другой внешней памятипо частям, то время ввода будетбольшим, что ухудшает производительность устройства. Так для переписис магнитного диска в блок 11 памятитеста объемом 1 10 ббит потребуетсявремя около 50 с, в дополнение квремени выполнения теста. С цельюсокращения времени проверки БИС путем минимизации объема вводимыхданных, определяющих тест, в предлагаемом устройстве предусмотрен ещеодин способ получения детерминированных тестов с помощью алгоритма,программно реализуемого- эталоннойБИС совместно с блоком 11 памяти.Этот способ применим в тех случаях,когда проверяемая(и соответственноэталонная БИС)представляет собой устройство, способное обеспечить выборку программы из внешней по отношению к нему памяти и выполнение программы. К таким БИС относятся однокристальные микропроцессоры, контролеры внешних устройств ЭВМ и некоторые другие. При контроле на детерминированных тестах, .задаваемых в виде программно реализуемого алгоритма, в блок 11 памяти устройства, кроме команд обеспечивающих начальную установку БИС и требуемую последовательность синхронизации, вводятся команды, обеспечивакщие алгоритмическую генерацию тестов, Объем памяти, необходимый для хранения укаэанных команд, незначителен. Так для микропроцессора типа ЭоЮ 8080 он составляет без учета. управляющихмикрокоманд ) всего лишь 1,4 байта.При алгоритмическом способе. контроля,последовательность требуемого контрольного теста формируется с помощью эталонной БИС 4, которая вместес блоком 11 памяти устройства образует микро-ЭВМ. Сигналы, возникающие на входах эталонной БИС привыполнении этой микро-ЭВИ заданнойпрограммы,. прикладываются в качестветеста ко входам проверяемой БИС. Выходные сигналы эталонной БИС также, 1 Окак и при других рассмотРенных ранееспособах формирования тестов, используются в качестве эталонных сигналов,с которыми сравниваются выходные сигналы проверяемой БИС. 15При выборе программы алГоритмической генерации теста проверяемая БИСусловно разделяется на внутренние модули, к которым обеспечивается доступс помощью соответствующих команд. 20Контроль БИС заключается в проверкевыполнения характерных для каждого еемодуля команд. Так для проверки модуля программного счетчика микропроцессора ЗпЮ 8080 достаточно убедить - 5ая, что его содержимое мохет постепенно увеличиваться до максимальногозначения. Для выполнения этого тестав программе необходимо всего б команд, часть из которых повторяетсямногократно, что требует, естественно ЗОнебольшого объема памяти и незначительного времени на перезапись программы из внешнего запоминающего устройства.Общее число команд в программе микропроцессора Лоеб 8080, 35необходимое для его контроля методомалгоритмической генерации тестов10 0).,Выполнение типовой программы функционального контроля на основе алгоритмической генерации тестов в предлагаемом устройстве осуществляетсяследуощим образом,В блок 11 памяти вводятся командыобеспечивающие начальную установкуконтролируемой и эталонной БИС, заданную последовательность синхронизации, а также программа на языкепроверяемой БИС, обеспечивающая управление процессом контроля, в томчисле генерацию контролирующего тес 50та на выводах эталонной БИС.4. формула изобретения устройство для автоматического65 контроля бозъших янте 1 ра.11 ь 11111 х:.хем,После запуска устройства по сигналу блока 8 управления из блока 11 памяти .извлекаются соответствующие команды и данные, которые поступают через блок .2 формирования входных сигналов на выводы контролируемой 3 и эталонной 4 БИС и устанавливают их в одинаковое известное начальное состояние. Далее из блока 11 поступает первая команда программы алгоритмической генерации теста, которая передает управление процессом выборки и выполнения программы эталонной БИС 4, При этом блок 10 селектор адресов осуществляет коммутацию соответствующих выводов эталонной БИС со входами блока 11, обеспечивая тем самым воэможность выборки из блока 11 команд и данных программы алгоритмической генерациятестов в соответствии с управяяющими сигналами и адресами, поступающими с выводов .эталонной БИС, а такжепередачу данных от этой БИС в блок11. После передачи управления эта -лонной БИС начинается выборка и выполнение последующих команд программы алгоритмической генерации теста.Команда и данные этои программы .поступают на соответствующие входы эталонной БИС через блок 2 формирования входных сигналов. Эти:;е командыи данные подаются на входы проверяемой БИС. Выходные сигналы обеих БИСпосле их перекодировки блоками 5 иб сравниваются блоком 7 также, уакэто имеет место и при других способах формирования тестов. Аналогичным образом протекает работа и дешифратора 9 состояния выводов, которыяуправляет процессом приложения сигналов к двунаправленным выводам обеЬхБИС. Выполнение программы алгоритмяческои генерации теста заканчивается .либо при обнаружении несовпадения выходных сигналов БИС блоком 7в этом случае блок 8 управления останавливает генератор синхронизации,входящей в состав генератора 1 тестов, либо по команде передачи управ -ления блоку 8. После этого выборкакоманд иэ блока 11 памяти обеспечивается уже не эталонной БИС,а блоком 8,Введение в предлагаемое устройство с дешиФратора состояния выводов селектора адресов и двух блоков перекодировки данных позволяет повысить достоверность и быстродействие контроля, а также обеспечить проверку БИС на их рабочих частотах. Быстродействие по сравнению с известным устройством повышается примерно в 5 раэ. Например, проверка с помощью известного устройства микропроцессора.ЗоАВВ 8080 на тестах, хранящихся во внешнем запоминающем устройстве требует, как отмечалось выше, не менее 50 с. в то время как контроль на алгоритмически генерируемых тестах с помощью предлагаемого устройства - примерно 10 сек.По сравнению с известным предлагаемое устройство требует меньшего ,объема внутренней памяти, за счет меньшего количест;- команд в программе, необходимой для реализации процесса контроля.798841 10 30 каз 10056 Тираж 756 Подпис ВНИИПИ илиал 11 ПП "Патент", г. У%город, ул. Проектн содержащее генератор тестов, блокформирования входных сигналов контролируемый блок, эталонный .блок, блоксравнениярблок управления блок,памяти и блок индикации, йричеминформационный вход блока памятисоединен с входом ввода данных5устройства управляющий вход . - свыходом "разрешения" блока управле-,ния, командный, первый и второй информационные и тестовый выходы блокапамяти соединены с первым входом бло- фка упраВлений, информационными входамиблоков индикации, формирования входных сигналов и информационным входомгенератора тестов, соответственно,управляющий вход генератора тестов 15соединен с запускающим выходом блокауправления, а выход - со нторым инФормационным входом блока формирования входных сигналон, диагностический и эталонный выходы которого сое- Ядинены с входами контролируемого иэталонного блоков соответственно,выход блока сравнения соединен совторым входом блока управления, первый блокирующий выход которого соединен с соответствующим входом блокасравнения, а сигнальный выход - суправляющим входом блока индикации,о т л и ч а ю щ е е с я тем, что,с целью расширения функциональныхвозможностей, за счет обеспечения контроля больших интегральных схем сдвунаправленными выходами, и понышения быстродействия устройства, нустройство введены первый и второйблоки перекодировки данных в двуразрядный довичный код, селектор и дешифратор состояния выходов эталонного блока, выход которого соединен стретьим входом блока управления, авход - с выходами эталонного блокаи информационным входом селектораадресов , управляющий вход которогосоединен с задающим выходом блокауправления, а выход - с адресным входом блока памяти, второй блокирукщийвыход блока управления соединен ссоответствующим входом блока формирования входных сигналов, входы первого и второго блоков перекодиронкиданных в двуразрщный двоичный кодсоединены с выходами контролируемогок эталонного блоков, соответственно,а выходы - соответственно с первым ивторым информационными входами блокасравнения. Источники информации,принятые во внимание при экспертизе1, Анторское свидетельство СССР9 553618, кл. Я 06 Р 11/00, 1975.2. Авторское свидетельство СССРР 546888, кл. 6 06 Р 11/00, 19741 прототйп).