Устройство для функционального контроля больших интегральных схем

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДОВДЬСЗВУ(ц 922773 Союз СоавтскниСоцнапне тически иРеспубики 1) Дополнительное к авт. свид-ву(22)Заявлено 9,06.74 (О) 203504/18-24с присоединением заявки М С 06 Г 5/46 6 01 1 31/28(54) УСТРОЙСТВО .ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ вИзобретение относится к вычислительной технике и контрольно-измерительной технике н может быть использовано для Функционального контроля циФровых больших интегральных схемаИзвестно устройство функционального контроля цифровых интегральных схем, которое содержит генератор контрольных сигналов регистры сдви 16 га, блоки коммутации, блока сравнения, блоки с эталонной логической схемой, блок индикации для .указания содержимого регистров в момент обнаружения неправомерности ,11.15Недостатком данного устройства является необходимость применения эталонной схема,Наиболее близким по технической сущности к изобретению является устройство, содержащее блок программного управления, соединенный с блоком синхронизации, и по числу выводов контролируемой большой интегральной схемы блоки Формирования сигналов и сра нения подключенные к соответствующим выходам блока синхронизации и к большой интегральной схеме, первую группу регистров сдвига, управляющие входы которых подключены к соответствующим выходам блока синхронизации 2.Недостатком известного устройс"- ва является его невысокая надежность и ограниченное быстродействие из-за наличия многоразрядного регистра сдвига на каждом выводе контролируемой интегральной схемы.Цель изобретения - повышение надежности и быстродействия устройства.Поставленная цель достигается тем, что устройство содержит вторую группу регистров сдвига и по числу выводов контролируемой схемы две группы элементов И и блоки памяти, выходы которых соединены с инФормационными входами соответствующим регистров сдвига, управляющие входы с соответствующими выходами блока синхрониза922773 Формула изобретения ции, первые входы первой и второй группы элементов И подключены к соответствукщим выходам блока синхро" низации, вторые входы - к выходам соответствующих регистров сдвига, а З выходы ко входам - соответствующих блоков Формирования сигналов и сравнения.На чертеже представлена блок-схема устройства. 10Устройство содержит блокпрограммного управления, блок 2 синхронизации, первый регистр 3 сдвига, второй регистр 4 сдвига, блок 5 памяти, группы элементов И 6, блок 15 7 формирования сигналов и сравнения, большую интегральную схему 8.При работе устройства из блока .) программного управления через блок 2 синхронизации информация, например 2 я в виде восьмиразрядных двоичных слов, заносится для хранения в блоки 5 памяти.Непосредственно при контроле цифровых больших интегральных схем ин Формации в виде указанных восьми- разрядных двоичных слов параллельным кодом заносится в регистры 4 сдвига,. После чего блок 2 синхронизации за,пускает по канаам синхронизации. ре- Эа гистры 4 сдвига и информация после довательно разряд за разрядом через элементы И 6 поступает на блоки 7 формирования сигналов и сравнения, а. затем на выводы контролируемой большой интегральной схемы 8.За время, в течение которого инФормация в виде последовательного восьмиразрядного кода выдается из регистров 4 сдвига на блоки 7, из. блоков 5 памяти восьмиразрядные слова заносятся в регистры 3 сдвига и по окончании восьми тактов работы блока 2 синхронизации информация на выводы контролируемой большой ин-тегральной схемы 8 через элементы И 6 и блоки 7 начнет поступать из регистров 3 сдвига и в то же время инФормация из блоков 5 памяти заносится в регистры 4 сдвига и т.д. 4Такое схемное решение устройства для функционального контроля больших интегральных схем позволяет на по" рядок уменьшить число разрядов сдвиговых регистров, а, следовательно, сократить объем электронных элементов в устройстве и повысить его надежность и быстродействие. Устройство для функционального контроля больших интегральных схем, содержащее блок программного управления,соединенный .с блоком синхронизации,и по числу выводов контролируемойбольшой интегральной схемы блоки формирования сигналов и сравнения, подключенные к соответствующим выходамблока синхронизации и к большой интегральной схеме, первую группу регистров сдвига, управляющие входы которых подключены к соответствующимвыходам блока синхронизации, о т -л и ч а ю щ е е с я тем, что, с целью повышения надежности и быстродействия устройства, оно содержитвторую группу регистров сдвига и почислу выводов контролируемой схемыдве группы элементов И и блоки памяти, выходы которых соединены с ин"формационными входами соответствующих регистров сдвига, управляющиевходи - с соответствукщим выходамиблока синхронизации,. первые входыпервой и второй групп элементов Иподключены к соответствующим, выходамблока синхронизации, вторые входы -к выходам соответствующих регистров сдвига, а выходы - к входам соответствующих блоков формирования сигналов и сравнения.Источники информации,принятые во внимание при экспертизе1. Патент Японии кл. 97 (7) О 01,С Об Г. 1/ОО, В 48-41739, опублик.08.12.73.2. "КО е 1 СЬ а И 1 п 1 соврийег а 1 дедпюз аггау Тезйог" Журнал "Соврите10 ез 1 до", 1970, У 12, р.р. 65-70,922773 Составитель А.Жереноведактор Н.Пушненкова Техред С.Мигунова орректор И Макаренк по делам изобретений и открытий113035, Москва, 3-35, Раушская на нсное. ф;В/5 нлиал ППП Патент , г. Ужгород, ул, Проектна аказ 2583/б 5 Тираж 32 По ВНИИПИ Государственного комитета СССР