G06F 7/50 — для сложения; для вычитания

Номер патента: 1376081

Опубликовано: 23.02.1988

Авторы: Бабенко, Гондарев, Карпов, Тарануха

МПК: G06F 7/50

Метки: сложения

...подключен выходами 11.1, 11,2 11,9 распределителя 1 импульсов к входам 12.4,12.5, ,12.12 группы элементов И 3 соответственно, Таким образом, порядок задает число разряда, на которое смещаются выходы распределителя 1 импульсов по отношению к вторым входам группы элементов И 3. Группа элементов И 3 подключаетпоследовательно поступающие разрядыгчисел на информационный вход 8 к соответствующим суммирующим входамсчетчика 4 импульсов,Счетчик 4 импульсов предназначендля суммирования разрядов чисел,поступающих на его суммирующие входы.Импульсы, поступающие на первый суммирующий вход счетчика, увеличиваютего содержимое на единицу, на второйвход - на две, на третий - на четыреи так далее пропорционально степенямчисла 2.Все используемые в...

Номер патента: 1381490

Опубликовано: 15.03.1988

Авторы: Варшавский, Мараховский, Тимохин, Цирлин

МПК: G06F 7/50

Метки: моп-транзисторах, одноразрядный, сумматор

...нулевое значение (Я; = О), что возможно только при единичном значении на входе переноса (С;., = 1), то закрыт и транзистор 9 и на выходе переноса - единичное значение (С; = 1). Если на выходе суммы имеется единичное значение (8; = 1), что возможно только при нулевом значении на входе переноса (С;, = 0), то транзистор 9 открыт.Кроме того, открыт и транзистор 10, на затворе которого имеется единичное значение, вследствие того, что транзистор 7 закрыт нулевым значением, поступающим с выхода элемента РАВНОЗНАЧНОСТЬ 1, В результате на выходе переноса будет нулевое значение (С; = О)При единичном значении на входах обоих слагаемых (х,у = 1) на затворе транзисторов 8 и 5 имеется единичное значение. Транзистор 5 будет открыт, но из-за того,...

Номер патента: 1383342

Опубликовано: 23.03.1988

Авторы: Глотов, Саримахмудова, Хало

МПК: G06F 7/50

Метки: вычитания, запятой, плавающей, сложения, чисел

...по второму входу,то на выходе коммутатора 15 есть порядок, который поступил по первомувходу, иначе на выходе имеется порядок операнда, поступившего по четвертому входу коммутатора 15. Большийпорядок операнда с выхода коммутатора 15 поступает на вторые входы первого 16, второго 17, третьего 18 ичетвертого 19 блоков вычисления разности порядков. На первые входы этихблоков поступают соответственно порядки первого, второго, третьего ичетвертого операндов, По сигналу, поступающему с входа 5 на третий входэтих блоков, находится разность междубольшим порядком и порядком, поступившим по первому входу. Эта разностьс выхода каждого блока 16-19 поступает на второй управляющий вход соответствующего блока 20-23 сдвига мантисс. На первые входы этих...

Номер патента: 1396139

Опубликовано: 15.05.1988

Авторы: Амехо, Жигач, Кисленко, Кокаев

МПК: G06F 7/50

Метки: суммирующее

...ко 3 орые поступают наэлементы 4 задержки. Общее число тактов вычисления суммыш= и СЕ., КД,где л - разрядность слагаемых;- количество слагаемых.Пусть необходимо просуммироватьследующие пять слагаемых: 10101,110110, 011101, 110111, 100101,Обрабатываемые срезы на выходеэлементов И 2 имеют вид: 10111,01010,11111, 10100, 01110, 1101,В течение первого тактового импульса, поданного на вход 7 синхронизации, ца вход ПДУ 5 подаются раз-.рядный срез младших разрядов слагаемых 1011 и признак переноса 0000,так как в исходном состоянии активизирована была первая строка ПЗБ 1,На выходе 1 ДУ 5 сформируется код000001111, а после преобразованияего в унитаРный получается код000001000. Полученный унитарный кодактивизирует четвертую строку ПЗБ...

Номер патента: 1397902

Опубликовано: 23.05.1988

Авторы: Гондарев, Макаревич, Тарануха

МПК: G06F 7/50

Метки: массива, суммирования, чисел

...предприятие, г. Ужгород, ул, Проектная, 4 Изобретение относится к вычислительной технике,Целью изобретения является расширение области применения эа счет5возможности суммирования чисел с плавающей запятой,На чертеже показана блок-схемаустройства.Устройство содержит входы 1 мантисс суммируемых чисел, вход 2 начального смещения порядков, вход 3значения порядка, вход 4 сигналасброса, сумматор 5 порядков, группумультиплексоров 6, группу счетчиков7, вход 8 сигнала считывания, коммутатор 9, сумматор 1 О, выход 11 итактовый вход 12.Устройство работает следующим образом. 20Предварительно сбрасываются внуль счетчики 7 по сигналу, поступающему на вход 4. Порядки слагаемыхформируются в сумматоре 5, где вычитаются либо прибавляются...

Номер патента: 1405049

Опубликовано: 23.06.1988

Авторы: Афанасьев, Галченков, Лауберг

МПК: G06F 7/50

Метки: двух, запятой, плавающей, суммирования, чисел

...сигнал смены знака первого операнда и сигнал смены знака второго операнда. При совпадении сигналов 3 и 5 первый элемент И 9 вырабатывает сигнал, переключающий первый элемент РАВНОЗНАЧНОСТЬ 11 в ре 10 15 20 25 30 35 40 45 50 55 жим смены знака, в противном случае первая схема совпадения вырабатывает сигнал, переключающий элемент 11 в режим, когда он просто пропускает знак операнда со своего входа на выход. Аналогично работает второй элемент РАВНОЗНАЧНОСТЬ 12 и второй элемент И 10.Выходные сигналы элементов 11 и 12 поступают на входы мультиплексора 20 знака и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, выходной сигнал которого поступает на сумматор-вычитатель и определяет вид операции (суммирование или вычитание), которая производится над...

Номер патента: 1406591

Опубликовано: 30.06.1988

Авторы: Березенко, Калинин, Курочкин

МПК: G06F 7/50

Метки: сумматор

...как сумматор с шиной последова" тельного распространения переноса.При поступлении операндов А=В=1на выходах элементов И-НЕ 1 и ИЛИ-НЕ 2 формируется лог, "0", и комплементарная пара МДП-транзисторов 6 выда1406591 45 55Сумматор, содержащий в каждом разряде два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, элемент ИЛИ-НЕ, дваЩП-транзистора и-типа и первый МДПет на выход 15 переноса значение лог,"1", при этом лог. "0" с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 через элемент НЕ 5 выключает комплеменЧ 5тарную пару МДП-транзисторов 7 и настраивает второй элемент ИСКЛЮЧАЮЩЕЕИЛИ 4 на выдачу по выходу 16 логического значения с входа 14 йереноса.При поступлении операндов А=В=Она выходах элементов И-НЕ 1 и ИЛИ-НЕ2 формируется лог. "1", и...

Номер патента: 1410022

Опубликовано: 15.07.1988

Авторы: Комаров, Моторин, Теленков

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...уровни "1", "0", на входы "1", "О", Выход элемента И-ИЛИ-НЕ 1 остается в исходном состоянии лог, "0", а выход элемента И-ИЛИ-НЕ 2 переключается в лог, "1" и совместно с входом 10 равным лог, "1" формирует на выходе элемента И-ИЛИ-НЕ 3 (выход 16) уровень лог. "О". Уровни лог. "0" на входе 11 и выходе элемента И-ИЛИ-НЕ 1 подтверждают исходное состояние лог, "1" на выходе элемента И-ИЛИ-НЕ 4 (выход 17). Уровень лог. "0" на входе 11 и уровень лог. "1" на входе 12 подтверждают исходное состояние лог, "0" на выходе элемента И-ИЛИ-НЕ 6 (выход 19). Переключение выхода элемента И-ИЛИ-НЕ 2 в лог. "1" вызывает переключение элемента НЕ 9 в лог, "0", а переключение входа 10 в лог. "1" вызывает переключение элемента НЕ 7 в лог, "0", при этом...

Номер патента: 1411736

Опубликовано: 23.07.1988

Автор: Дьяченко

МПК: G06F 7/50

Метки: двоичный, одноразрядный, сумматор

...выход 11 сигнала генерации переноса, выход 12 сигнала переноса,вход 13 управления режимом работы,В представленной схеме подаваемый 25на вход 6 первый операнд эадан в прямой форме А, подаваемый на вход 7второй операнд задан в инверсной форме В, а подаваемый на вход 8 переносзадан в прямой форме С, в связи счем узел 1 выполнен на псслецовательно включенных элементах РАВНОЗНАЧНОСТЬ 14 и НЕРАВНОЗНАЧНОСТЬ 15, узел2 - на элементе И-НЕ 16, узел 3 - на,элементе ИЛ 1-НЕ 17 узел 5 - на эле 335менте НЕРАВНОЗНАЧНОСТЪ 18.Сумматор работает следующим образом.При подаче на вход 13 сигнала Я=1выполняется операция "А плюс В", гдеоперанды А и В представлены в прямыхкодах. При Я=О сумматор выполняетоперацию "А минус В" также в прямыхкодах. Одноразрядный...

Номер патента: 1411737

Опубликовано: 23.07.1988

Авторы: Варшавский, Гольдин, Кондратьев, Цирлин

МПК: G06F 7/50

Метки: комбинационный, сумматор

...выходы р и р схемы оказываются в инертном состоянии, в результате чего открываются.транзисторы 26 и 27Значение О на входе элемента НЕ 39 появляется после того, как открываются транзисторы 3,6 и 8, т,е, после того, как в инертное состояние возвращаются входы а, Ь и р. В результате на выходе элемента НЕ 39, т.е, вы" ходе в, появляется значение 1, схема возвращается в инертное состояние.Таким образом, рабочее состояние выходов з и в суммы данного разряда .появляется только после того, как .все его входы (в том числе и переноса из предыдущего разряда) перейдут из инертного в рабочее состояние. При этом рабочее состояние на выходах(р и р переноса в следующий разряд могут вырабатываться и до этого (на нулевом и единичном рабочих наборах)В...

Номер патента: 1413624

Опубликовано: 30.07.1988

Авторы: Кулакова, Медведева, Симонова

МПК: G06F 7/50

Метки: арифметическое, длиной, операндов, переменной

...унитарный код длины операндов, напри мер код числа 1. При этом устанавливаются значения "1" на выходах элементов ИЛИ 14, -14 и на -м управляющем входе коммутатора 8. После подачи на сумматор-вычитатель 3 кода операции суммирования или вычитания с входа 10 устройства на выходах элементов ИЛИ 13, -13 установится значение суммы или разности операндов, а на выходе 13сигнал, который 40 поступает на Е-й вход коммутатора 8. В зависимости от кода арифметической операции, поступающего с входа 10 устройства на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, на его выходе и, соот 45 ветственно, выходе 12 устройства сигналом " 1" отмечается перенос или заем в старшем разряде (сложение кодиФормула изобретения Арифметическое устройство с переменной длиной...

Номер патента: 1415223

Опубликовано: 07.08.1988

Автор: Манаенков

МПК: G06F 7/50

Метки: сложения

...ОРЛ;1 -ком 1 1,011,1,100,Устройство рябо тае 1 с:,1 едующимобразом. выходами предлагаемого устройства;старший разряд этого кода являетсязнаковым разрядом суммы чисел, ос -тальные представляют мантиссу.Количество выходных шин сумматоразнаков практически всегда совпадаетс количеством выходных шин сумматорамантисс, коммутируемых с входами выКходного сумматора, кроме случая п=2где к - целое. В последнем случаесумматор знаков имеет ца одну выходную шину больше и поэтому разряд,предшествующий знаковому разряду езыходного сумматора, может быть выполнен на одном етолусумматоре и иметьвсего один вход операнда, Это обстоятельство отражено ца фиг.1 пуцктир -ной линией, определяющей в данномслучае соединецие старшего разрядасумматора мантисс с...

Номер патента: 1417011

Опубликовано: 15.08.1988

Авторы: Иванов, Терешко

МПК: G06F 11/22, G06F 7/50

Метки: адаптируемый, сумматор, четверичный

...в случае исправности элементов блока суммирования, подключенных к выходу 108 блока 7, при условии отсутствия единичного сигнала на выходе77 блока 8; на выходе 74 блока 8 единичный сигнал формируется в случае исправности элементов схемы блока суммирования, подключенных к выходу 109 блока 7, при условии отсутствия единичных сигналов на выходах 77, 73 блока 8; на выходе 75 блока 8 единичный сигнал формируется н случае исправности элементов блока суммирования, подключенных к выходу110 блока 7 при условии отсутствияединичных сигналов на выходах 77, 73, 74 блока 8.С выхода триггера 166 блока 8, соединенного с выходом 20 признака неисправности четвертичного сумматора, снимается сигнал неисправности, формируемый в случае отсутствия...

Номер патента: 1417012

Опубликовано: 15.08.1988

Авторы: Авгуль, Криницкий, Супрун, Якуш

МПК: G06F 7/50

Метки: одноразрядный, сумматор, четырехвходовый

...14-16,Сумматор работает следующим 5 , образом.На входы 10-13 подаются двоичные переменные Х - Х 4 соответственно. На(выходе 14 реализуется логическая функция 4 5 1 б 7 0 0 0 1 1 0 О 1 1 1 О 0 О 1 О 0 0 1 О О 0 1 0 1 0 1 О 11 О1 1 1 Четырехвходовый одноразрядный сумматор, содержащий два элемента сложения по модулю два и элемент И, причем входы первого элемента сложенияпо модулю два соединены с входами сумматора с первого по четвертый а выход - с первым выходом сумматора, выход второго элемента сложения по мо дулю два соединен с вторым выходомсумматора, входы элемента И соединены с входами сумматора с первого почетвертый, а выход - с третьим выходом сумматора, о т л и ч а ю щ и й - 40 с я тем, что, с целью повышениябыстродействия,...

Номер патента: 1418701

Опубликовано: 23.08.1988

Автор: Власов

МПК: G06F 7/50

Метки: накапливающий, сумматор

...с выходов 17 и 19 предыдущего разряда, через элемент ИЛИ 10 поступает в следующий старший разряд сумматора. Таким образом, сквозной перенос проходит в каждом разряде сумматора только через один логический элемент И или ИЛИ и имеет временную задержку, равную, т,е, задержку на одном логическом элементе,После завершения формирования максимального сквозного переноса, равного времени и , где и - число двоичных разрядов сумматора, в третьем такте работы сумматора выполняется формирование результата сложения двух чисел за счет подачи на вход 21 исполнительного импульса. Если в рассматриваемом разряде сумматора код, хранящийся в триггере 15, и сигнал переноса, поступивший из младшего разряда с выхода 18, равны единице или нулю, т.е....

Номер патента: 1418702

Опубликовано: 23.08.1988

Авторы: Евстигнеев, Кошарновский, Марковский, Меликов, Пустовойтов

МПК: G06F 7/50

Метки: двоичного, единицу, изменения, разрядного, числа

...Тяско Редактор Ое Юрковецкая Тираж 704 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Заказ 4153/45 Подписное Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 5 14 схемы целесообразно (на основании закона де Моргана) заменить каждый элемент И 4 и каждый элемент ИЛИ 2 на элемент ИЛИ-НЕ с тем же числом входов формула изобретения Устройство для изменения и-разрядного двоичного числа на единицу, содержащее первую группу из и эле,ментов ИСКЛЮЧАЮЩЕЕ ИЛИ, иэлементов И, вторую группу из п"1 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход 1-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы Яхве 2и) соединен с -м разрядом первого информационного входа устройства,...

Номер патента: 1418703

Опубликовано: 23.08.1988

Авторы: Баранов, Шишкин

МПК: G06F 11/08, G06F 7/50

Метки: вычитания

...При поступлении на входы узла вос становления кода 1101 0101 орган 59контроля формирует нулевые сигналыи8Б + Б, Б Я и единичные сигнащлы 8 , Б , При этом на выходе элемента ИЛИ 68 н элемента И 69 будут нуле- б вые сигналы, Нулевой сигнал с выхода элемента ИЛИ 68 закрывает элементы И группы .60, а нулевой сигнал с выходаэлемента И 69 открывает элементы ИЛИНЕ, группы 61. В результате этого на 20 вы)содах группы 60 элементов И будет получен код 0000, а на выходах группы 61, элементов ИЛИ-НЕ - код 0010. Получаемый при этом единичный сигнал с вьйкода элемента ИЛИ 70 совместно с 26нулевым сигналом 8 орган 59 контроля открывают коммутатор 66, через который на первые четыре выхода узла восстановления поступает без преобразований код 0101....

Номер патента: 1418704

Опубликовано: 23.08.1988

Авторы: Галченков, Лауберг

МПК: G06F 7/50

Метки: запятой, нормализованных, плавающей, суммирования, чисел

...разряда, Выходной сигнал шифратора 27 приоритета поступает на управляющий вход блока 28 сдвига влево,который осуществляет нормализацию выходного сигнала сумматора 26 путемсдвига влево на соответствующее числоразрядов. Выходной сигнал блока 28,сдвига влево через мультиплексор 10поступает на выход 14 модуля мантиссы результата устройства. Если результат вычитания получился нулевой, то .схема 30 сравнения снулем вырабатывает сигнал, которыйчерез элемент ИЛИ 31 поступает на третий управляющий вход мультиплексора 10. ПО этому сигналу мультиплексор 10 пропускает на выход 14 модуля мантиссы результата устройстваСИГННЛ С ВХОЦЙ 1.,т МтнттитаЛЬНОГО МОДУж, Порядок резуттьтата фон.тир,тется следующим Образом. ПОрядки Олеранттовпоступают на входы...

Номер патента: 1418705

Опубликовано: 23.08.1988

Автор: Власов

МПК: G06F 7/50

Метки: накапливающий, сумматор

...и единичном входах триг.гера 11,Из соотношения (1) видно, что разрядный перенос вырабатывается в техразрядах сумматора, в которых триггеры 11 и 12 находятся в единичном состоянии, Потенциал переноса, выработанный в младшем разряде, проходитчерез 1."й разряд только в том случае,если в рассматриваемом разряде триггеры 11 или 12 находятся в единичномсостоянии. При этом потенциал переносаможет распространяться по цепи элементов ИЛИ 1, И 3 или по цепи И 4,ИЛИ 2, И 3.По истечении второго временноготакта, равного времени максимальногосквозного переноса, данного сумматора, выполняется временной такт,завер-,шающий операцию сложения,В период третьего временного такта(С ) обеспечивается сохранение значе"ния потенциала переноса,...

Номер патента: 1424008

Опубликовано: 15.09.1988

Авторы: Галиулин, Гафаров, Гафуров, Тагирова

МПК: G06F 7/50

Метки: данных, цифровых

...приэтом отсутствует) происходит считывание инд/ормации с элемента 17 памяти и запись " 1" в элемент 8 памяти,При этом на выходе 18 элемента 1 памяти появляется сигнал С, поступающий на входы 19,20,27 элементов 2-4памяти, а ца выходе 55 элемента 7 памяти появляется сигнал П- переносаот сложения предыдущих разрядов Х,и У; , поступающий на входы 24-26элементов 2-4 памяти (в данном случаеХ;, =У =П =О).В новом такте (такте 11 ) с подачей импульса ца вход 14 устройствапроисходит считывание информации сэлементов 2-4, 6, 8 памяти, при этомна общем выходе элементов 2,3 памятиреализуется логическая операциягде С, - результат сложения (сумма)разрядов Х; и У, слагаемых,Значение С, поступает в момент на выход 33 устройства, но запись его в...

Номер патента: 1424009

Опубликовано: 15.09.1988

Авторы: Рощинский, Титов, Титова

МПК: G06F 7/50

Метки: последовательный, сумматор-вычитатель

...прихода очередных бит операндов в зависимости от их значения и значения сигнала ца прямом входе 18 переноса, который поступает с прямого выхода первого триггера 12, ца выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 формируется выходной бит суммы. Комбинационная схема, образованная первьы - третьим элементами И 1-3 и первым элементом ИЛИ 7, формирует функцию возбуждения (сигнал лог. "0" или лог. "1) для первого триггера 12, С приходом тактового импульса по входу 24 тактирования значение сигнала с выхода первого элемента ИЛИ 7 переписывается в первый триггер 12. Им будет определяться внутреннее состояние устройства в следующем тактевычисления. Нд выходе второго элемента ИЛИ 8 цд нсс время выполнения операции сложения будет присутствовать...

Номер патента: 1424010

Опубликовано: 15.09.1988

Авторы: Баранов, Шикин

МПК: G06F 11/07, G06F 7/50

Метки: матричный, сумматор

...кодов 7. ц Г, а по другим, то при этом происходит исключение влияния цд склжение выходной информации суммдторд фиэческих отказов, проявившихся в первом цикле.( сПусть в данных кодах 2 и Р ошибки Я-аи 8-аотсутствуют, Тогда оргдн контроля 14 формирует на выхо-,е 47 сигнал Ч д блок 50 управл ция - сигцдл 11 цд вход 40 и сигнал И,с ца первый вход управляющихвходов 37. Под действием сигнала Чу(а код Р - в регистр 19,Управляющий сигнал Бз открываеткоммутаторы 2 и 5. При этом коммутатор 2 коммутирует сигнал 11 со своего первого входа на третий выход,что равносильно преобразованию кода"1" в код "3"В результате данной коммутации навыходах узлов элементов ИЛИ 12 и 13формируются коды соответственно: 2 = (У + 3)во 24 = (У - 1)шос 14=3и Р = 1 На...

Номер патента: 1424011

Опубликовано: 15.09.1988

Авторы: Айдемиров, Зурхаев, Исмаилов, Магомедов

МПК: G06F 7/50

Метки: ассоциативное, суммирующее

...ттз блока 1, равно "000" (2).11 а вьгходполучается результат суммирования и последовательном коде, 50причем количество тактов, за котороевычисляется сумма, равно тт - разрядность двоичных чисел,М - количество одновременно суммируемых чиселВ двоично-десятичной системе счисления в коде 8-4-2-1 устройство работает следующим образом (табл.2).Через входы 1 1 в регистры 6 поступают младшие тетрады всех слагаемых,Используя блоки, предназначенные дляоперации двоичного суммирования, атакже шину 14, производим операциюдвоичного сложения. Заметим при этом,что в регистре 7 содержатся нули.После обработки мпадших тетрад в ре"гистре 8 (в исходном состоянии он содержит нули) формируется первичная/двоичная сумма Бр)При подаче первого тактового...

Номер патента: 1424012

Опубликовано: 15.09.1988

Автор: Дьяченко

МПК: G06F 7/50

Метки: сумматор-вычитатель

...разряда, выход элемента НЕ 13 подключен к выходу переноса С из первого разряда сумматора-вычитателя.Схема коммутатора (фиг. 2) содержит ЩП-транзисторы р-типа 19 и и-типа 20, затворы которых подключены к управляющему входу коммутатора истоки - к первому и второму информационным входам коммутатора соответственно, а их стоки - к выходу коммутатора.Сумматор-вычитатель работает следующим образом.При подаче на сумматор-вычитатель управляющего сигцала С=0 он выполняет суммирование операндов А и В, представленных в дополнительных кодах. При значении С=1 он выполняет операцию А минус В в дополнительных кодах (при этом, естественно, необходима подача на вход переноса перво-, го разряда сигнала С=1).Функции, выполняемые...

Номер патента: 1424013

Опубликовано: 15.09.1988

Авторы: Ерохин, Рогозов, Чернов

МПК: G06F 7/50

Метки: одноразрядный, сумматор-вычитатель

...срабатывания ороговых детекторов токи берутся цд 0,5 кванта меньше, чем указацо в в 1 ражаиях. В базу транзисторов 7 инжекТор задает ток 0,5 1 в базу транзистора 8 - 2,5 1, а в базы транзисторов 9,12 - 1,5 1, Указанные соотношения токов обеспечиваются соотношением геометрических размеров эмиттера и коллектора инжекционного транзистора,Одноразрядный сумматор-вычитательработает следующим образом,Предположим, на входы устройстваподается следующая комбинация входных сигналов: а, = Ь, = Р, = 1. Вэтом случае транзисторы 1, 2, 3 открыты и отводят через свои коллекторыпо одному кванту тока. С баз транзисторов 7-9 будет отбираться три дискрета тока, с базы транзистора 12два дискрета тока, а так как их базовые токи меньше указанных значений,то...

Номер патента: 1427359

Опубликовано: 30.09.1988

Авторы: Грицык, Любецкая, Паленичка, Черчик

МПК: G06F 7/50

Метки: конвейерный, сумматор

...ш последовательных чисел, вычисленная относительно числа а; .Таким образом, данный конвейерныйсумматор может быть использован дляскользящего усреднения (сглаживания)последовательности двоичных чисел,т,е. отсчетов сигнала по следующейформуле:ги у,:- Г ашК огде у 1 - результат скользящего усреднения.Когда ш является степенью двойки,т.е, ш = 2 , то операция деления выечислительной суммы на ш соответствуетсдвигу кода суммы вправо на 1 разрядов. Поэтому данный сумматор при наличии элементов задержки (регистров)на ш чисел для задержки а;можетреализовать операцию скользящего усреднения.При реализации операции вычитанияп-ый разряд двух входных шин сумматора является знаковым разрядом.Для конвейерной реализации вычисления суммы ш чисел по...

Номер патента: 1429108

Опубликовано: 07.10.1988

Авторы: Авгуль, Супрун

МПК: G06F 7/50

Метки: одноразрядный, сумматор, четырехвходовый

...15 ,младиего переносов соответственно,Сумматор работает следувщим обра-зом.На входы 9-12 подавтся двоичные 2 О переменные х х, хх соответственно. На выходе 13 реализуется логи ,;ческая Аункция Б=-(х, Ю х 1 О+ (х О+ О+ х 1, соответстиувщая сигналу суммы; на выходе 14 - логическая Ьункция 5 Р = х, х, хх , соответствувщая сигналу старшего переноса, на выходе 15 - логическая вункция Г = (х, О+ О+х ) (х С+)хО+ х хС+)х х, соответствувщая сигналу младщего переноса.Значения указанных логических Аункций представлены в таблице,Формула изобретения Четырехвходовый одноразрядный сум 35матор, содержащий первьп, второй и третий элементы СЛОЖЕНИЕ ПО МОДУЛЮ 2,первый и второй элементы И, причемпервый и второй входы первого элемента СПОЖЕНИЕ ПО МОДУЛЮ 2...

Номер патента: 1432504

Опубликовано: 23.10.1988

Авторы: Варшавский, Мараховский, Романовский, Цирлин

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...(Х,=1,,= О или Х,=О, У;=1), один иэ транз сторов 1 или 2 открыт и на их истоках имеется низкий потенциал, ко торый, поступая на затвор транзистора 3, закрывает последний. При этом входном наборе один иэ транэ асторов 8 или 9 открыт и на их с оках имеется высокий потенциал, к торый, поступая на затвор транз стора 1 О, закрывает последний,Если единичное значение имеется на обоих входах слагаемых (Х=У=1), на истоках транзисторов 1 и 2 имеется вЬсокий потенциал, который, поступая на затвор транзистора 3, открывает последний, и на его истоке появляется низкий потенциал, который поступает на затвор транзистора 10 и открывает его. При этом транзисторы Ы и 9 закрыты. На выходе 19 переноса сумматор,. формируется логическая функция пере-...

Номер патента: 1432505

Опубликовано: 23.10.1988

Авторы: Варшавский, Гольдин, Кондратьев, Цирлин

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...обоих слагаемых (х у,=О) на затворе транзистора 12 имеется единичное значение с выхода первого элемента РАВНОЗНАЧНОСТЬ 1, открывающее этот транзистор, и нулевое значение с входа одного из слагаемых через этот открытый транзистор поступает на выход переноса (С;=О) . Если при этом на выходе суммы имеется единичное значение (Б;=-.1), открьгг транзистор 11, но нулевое значение с выхода переноса не пропускается на выход первого элемента РАВНОЗНАЧНОСТЬ диодом 10.Если на входе одного из слагаемых имеется единичное значение, а на входе другого слагаемого - нулевое значение (х =1, у;= О или х;=О, у;=1), на выходе, первого элемента РАВНОЗНАЧНОСТЬ 1 - нулевое значение, которое, поступая на затвор транзистора 12, закрывает его. Если при " этом...

Номер патента: 1434426

Опубликовано: 30.10.1988

Авторы: Заболотный, Максимов, Петричкович, Филатов

МПК: G06F 7/50

Метки: переноса, узел, формирования

...первый 16 и второй 17 входы переноса,. При этом, если а 1 Ь, то аЭЬ1, аЬ=О, следовательно, транзисторы 3 и 9 открыты, транзисторы 1,5,7 и 11 закрыты, состояние выходов 18 и 19 переноса определяется состоянием входов 16 и 17 переноса в соответствии с выражением (1). Если а=Ь, то возможны два случая а=Ь=О и а=Ь=1. В обоих случаях закрыты транзисторы 3 и 9 и открыты транзисторы 1, 5, 7 и 11. Состояние выходов 18 и 19 переноса определяется переменной на входе 14, При а=О, Р,=Р=-1, а при а Р =Р=О, что соответствует Формированию собственного переноса. Формула изобретенияУзел формирования переноса, содержащий четыре МДП-транзистора р-типа, четыре МДП-транзистора и-типа и элеВНЯИПИ Заказ 5555/50 .Тир Произв.-палигр, пр-тие г. 5 10 15 20 25 30...