G06F 7/50 — для сложения; для вычитания

Номер патента: 811249

Опубликовано: 07.03.1981

Автор: Баранов

МПК: G06F 7/50

Метки: вычитания

...1132 а,1 ак;131 00132 З 031, 1,2 ДИс 132;1351 1 ы Умсиьшас 3.ОГО с 3 сиисыва 10 Гс 51 Осз зсСипя сБыхо а регистра 2 на его в.од до 1 сх иор,1 Ока 13 И 1 тсрис 013 с ст и с ИпНное СОс. ояшс.1 р;п 3 гср 3 устапошпся Б е 1 нИое состояпис псрио 1 м"адшс.:1 сдицен двои 1 НОГО 1 Ода Бы 1 итас 310 ГО, кото 3251 с Вы.одарегистрачерез элемент и о, открытыиус 0.3 ым выходом трш 3 гсра 3, посту 11 ает насдиипчиы вход тр 1 ГГера 3 1013 сз эгСмсптЗадер 31 К 9, КО 031,1 За СржпиаСТ БЫХОД.имп 1 ьс рс 1 от 32Иа Б 13 смя с 10 дс 1 ст БИ 51.Т 3 результате тр 1;ггср 3 перейдет в сдпНПНОЕ Соотоянпс ОлКо ПОСЛС ОКОПЧа;И 51дсСтиия импульса сд шицы, Быштаемого1 а выходе регистра . =3 тим 00 ссис 1 иваетс 51 сти 132 Ис 01330 и с 1.Н 11 цы ко а Вы 1 и 12...

Номер патента: 811261

Опубликовано: 07.03.1981

Авторы: Корнейчук, Моллов, Тарасенко, Торошанко, Цонев

МПК: G06F 11/14, G06F 7/50

Метки: контролируемый, сумматор

...сумматор 1, порогозые элементы 2 и 3. Веса входов порогового элемента 2 равны +1, +1, +1, - 1, - 2, причем входы его с весом +1 соединены с входами операндов а, и б; переноса Р; -го разряда, вход с весом - 1 подключен к выходу суммы 5 а вход с весом - 2 - к выходу переноса Р; одноразрядного сумматора 1 -го разряда, Веса входов порогового элемента 3 равны - 1, - 1, - 1, +1, +2, причем входы его с весом - 1 соединены с входами операндов а, и Ь; и переноса Р;, -го разряда, вход с весом +1 подключен к выходу суммы 5;, а вход с весом +2 - к выходу переноса Р, одноразрядного сумматора 1 -го разряда,Выходы пороговых элементов 2 и 3 всех разрядов соединены с входами мцоговходового элемента ИЛИ 4, выход которого является контрольным выходом...

Номер патента: 813415

Опубликовано: 15.03.1981

Автор: Мымриков

МПК: G06F 7/50

Метки: вы-читания, двоично-десятичных, кодов, суммирования

...2, возникающего на выходе перекоса двоиччого сумматора б, а другой вход соединен с выходом элемента И 16, который при одинаковых знаках слагаемых вырабатывае признак сумма больше 9, для чего его первый вход соединен с шиной 18 соотношения знаков слагаемых, второй вход соединен с выходом суммы двоичного сумматора 6, на котором осуществляется сложение четвертых (старших) разрядов тетрад слагаемых. третий вход элемента И 16 соединен с выходом элемента ИЛИ 3, входы которого соединены с выходами двоичных сумматоров 4 и 5, складываюгцих соответственно вторые и третьи разряды тетрад слагаемых. Выходэлемента ИЛИ 14 соединен со входами полусумматора 8 и сумматора 10, на другие входы которых поступают соответственно второй и третий разряды...

Номер патента: 813416

Опубликовано: 15.03.1981

Авторы: Кушнер, Михайличенко

МПК: G06F 7/50

Метки: накапливающий, параллельный, сумматор

...четных разрядов, элемент 5 задержки, шину 6 управления сложением, входы 7 нечетных и 8 четных разрядов слагаемого, вторые элементы И 9, элемент 10 задержки и шину 11 управления сдвигом.При подаче сигнала на шину 6 сумматор производит сложение числа, записанного в триггерах 1 сумматора, и числа, поступающего на входы 7 и 8 сумматора, Сложение производится аналогично основному изобретению.При выполнении сдвига короткий импульс подается на шину 11 управления сдвигом и, пройдя через элементы И 9 и ИЛИ 2813416 Формула изобретения Составитель В. БеТехред А. БойкасТираж 745 кин Редактор А. НеурскЗаказ 285/61ВНИИ в орректор О. Билакодписное дарственного комитета СССРизобретений и открытийЖ - 35, Раушская наб., д. 4/5нт, г. Ужгород, ул,...

Номер патента: 817700

Опубликовано: 30.03.1981

Автор: Кайма

МПК: G06F 7/50

Метки: двоичных, одноразрядных, суммирования, чисел

...р и м е р,При выполнении преобразователей 2 и узла 3 для случая . в.ю 2, М 4, я = в М = 8, устройствосодержит два преобразователя 2 двоичных кодов в унитарные коды, выполненные на элементах И 6, ИЛИ 7,НЕ 8, и в состав узла 3 суммирования унитарных кодов входит в этомслучае единственный сумматор 5 унитарных кодов, выполненный в виде матрицы двухвходовых элементов И 9,выходы элементов И 9, каждой диагонали матрицы объединены одним элементом ИЛИ 10. Каждый иэ двух преобразователей 2 преобразует двоичную четырехразрядную комбинацию на своемвходе в сигнал на одном из своихпяти выходов, наличие которого указывает, сколько единиц содержится во.входной комбинации,Устройство работает следующим образом.Перед началом суммирования и...

Номер патента: 824204

Опубликовано: 23.04.1981

Авторы: Евдокимов, Лисник, Морозовский, Пивен, Пухов, Стасюк

МПК: G06F 7/50

Метки: обратимый, п-разрядный, сумматор

...подсоединены к выхс;ам вторых сумматоров 2 по модулю два и через первый или второй элемент задержки - к полюсам слагаемых одноразрядных сумматоров 1 и первым входам соответствующих первых сумматоров 2 по модулю два. Выходы элементов И 4 каждого разряда соединены со вторыми входами соответствующих первых сумматоров по модулю два последующего разряда.Выход переноса каждого одноразрядного сумматора 1 подключен к третьему входу последующего разряда одноразрядного сумматора 1.Работу обратимого и-разрядного сумматора поясним на примере опредеч, ч ч ления суммы 5=а+Ь первой а=5-Ь и второй Ь=ь-а разрядностей чисел 5, а, Ь, представленных в разрядной формелч Я: ьО-п с1 е 111 При этом в обратимом п-разрядном сумматоре сумма реализуется на...

Номер патента: 824205

Опубликовано: 23.04.1981

Автор: Кислухин

МПК: G06F 7/50

Метки: двоичный, комбинационный, сумматор-вы-читатель

...переноса на элементе И-НЕ 18 для формирования переноса в старший разряд при сложении, элемент И-НЕ 19 для переключения выполняемой в устройстве операции. Узел 15 состоит из четырех элементов И-НЕ 20-,23, узел 16 состоит из четырех элементов И-НЕ 24-27.При выполнении операции на входы 1 и 2 подаются соответствующие разряды чисел (слов), над которыми производится арифметическая или логическая операция, на входы 3 и 4 подаются перенос и заем из младшего разряда сумматора-вычитателя при сложении и вычитании.Описание сумматора-вычитателя в действии приведено в виде формул, эквивалентных выполняемым функциям элементов сумматора-вычитателяЭлементы И-НЕ, которые входят в сумматор, описываются следующей формулой1у=1-х ххЗ, (1)2где у -...

Номер патента: 842794

Опубликовано: 30.06.1981

Авторы: Власов, Мотиенко, Паскевич

МПК: G06F 7/50

Метки: арифметическое

...и множителя осуществляется за два Временных такта. По первому такту код основного регистрамножителя (Тг 1) пересылается со сдвигом на один разряд второго во вспомогательный регистр мкожителя (Тг 2).20 Для выполкекия этой ЭО на ШУ 30 подается исполнительный импульс, ПОвторому такту код числа, хранящийсяв триггерах вспомогательного регистра множителя (Тг 2), пересылается 25 в основной триггерный регистр множителя (Тг 1), Для выполкения з гопЭО на ШУ 28 подается исполнительныйимпульс,Сдвиг кода в регистре сумматораосуществляется аналогичным образом.Отличие состоит только В том, чтопересылка кода во вспомогательныйрегистр выполняется без сдвига, апересылка кода иэ Вспомогательно-Орегистра в ос .Овной Выполняетсясдвигом кода ка один разряд...

Номер патента: 842797

Опубликовано: 30.06.1981

Автор: Баранцева

МПК: G06F 7/50

Метки: гистере-зисом, комбинационный, параллельный, приборах, сумматорна, электронным

...систему резонатора прибора в,режиме электронного гистерезиса прирасположении рабочего напряжения смещения в бистабильной области зависимости мощности прибора от напряженияна отражателе (фиг. 2), Соединениевходных 1 - 8 и выходных 9 - 12 приборов осуществляется с помощью полос:ковых линий с боковой связью. В этомслучае связь входных приборов 1 - 7в каждом разряде с выходными 9 - 12приборами рассчитана так, что последние переходят в состояние генерациипри воздействии сигнала одного генерирующего входного прибора при гене 20 рирующих двух входных приборов ихсигналы поступают на выходной прибор9 - 12 соответствующего разряда впротивофазе через петли боковой связи, расположенные на расстоянии Ж25 2и последний остается в состоянии...

Номер патента: 842798

Опубликовано: 30.06.1981

Автор: Мымриков

МПК: G06F 7/50

Метки: вычитания, сложения

...для управления входными блоками 3 и 4 инвертирования. На выходе элемента ИЛИ13 появляется сигнал Знаки операндов одинаковые 1, поступающий такжена один из управляющих входов сумматора 2 для осуществления коррекции.На выходе элемента ИЛИ 14 появляется знак результата Зн С. На выходеэлемента И 10 при сложении появляется ПП. На выходе элемента И 11 привычитании появляется сигнал циклического (кругового) переноса, Навыходе элемента И 12 появляется привычитании знак результата, которыйиспользуется для осуществления каррекции сумматора 2 и управления выходным блоком 5 инвертирования,Ниже приведены числовые примерывыполнения устройством операцийсложения и вычитания десятичных чисел.)П р и м е р 1. Знаки слагаемыходинаковые: 148+259=407...

Номер патента: 849207

Опубликовано: 23.07.1981

Авторы: Ведерников, Мальщукова

МПК: G06F 7/50

Метки: комбинационный, сумматор

...группы .узла 4, зходы .другой группы которогосоединены с выходом сумматора 2 помодулю два и входом 19 инверсии переноса в данный разряд (0). Выходсумматора 2 и выход, узла 4, которыйявляется выходом 20 переноса (С ) впоследующий четный разряд 8 сумматора, соединены с входами одной группы элемента 7 2 И-ИЛИ-НЕ, входы другойгруппы которого подключены к входу19 и выходу элемента 6 НЕ, вход которого соединен с выходом сумматора2, на выходе 21 формируется значениесуммы данного разряда (5.).Входы сумматора 9 соединены с входами 22-25 инверсных и прямых значений операндов соответствующего разряда сумматора (а 1, Ь 1,Входы 24 и 25 прямых знадов.соединены с входамиузла 11, входы другой гр соединены с выходом сумматора 9 ивходом 26 переноса...

Номер патента: 851402

Опубликовано: 30.07.1981

Автор: Баранов

МПК: G06F 7/50

Метки: сложения

...4.Выход регистра 2 соединен с первыми входами элементов И 5 и ИСКЛЮЧАЮЩЕЕ ИЛИ 7, выход которого подключен ко входу регистра 2.Вход элемента задержки 3 подключенк выходу элемента И 5, второй входкоторого соединен с выходом элемента ИЛИ б и вторым входом элементаИСКЛЧАЮЩЕЕ ИЛИ 7.Устройство для сложения работаетследующим образом.В регистрах 1 и 2 содержатсядвоичные коды слагаемых, которые 60считываются с выходов регистров последовательно, начиная с младшихразрядов. На выходе элемента 3 задержки действует нулевой сигнал,Младшие разряды первого слагаемого 5 с выхода регистра 1 через элемент ИЛИ б поступают на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, на первый вход которого поступают младшие разряды второго слагаемого с выхода регистра...

Номер патента: 851403

Опубликовано: 30.07.1981

Автор: Баранов

МПК: G06F 7/50

Метки: вычитания

...регистров 1 и 2 последовательно, начиная с младших разрядов. На входыэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 поступаютсигналы двоичных кодов уменьшаемогои вычитаемого соответственно с выхо да регистра 2 и через элемент ИЛИ бс выхода регистра 1. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7 суммирует по модулюдва двоичные коды уменьшаемого ивычитаемого и результат записываетсяв регистр 2. В это время младшие разряды вычитаемого стираются с помощьюэлемента И 5, который закрыт нулевымсигналом выхода элемента задержки 3.Так продолжается до первой комбинации единичного кода вычитаемого 2 О и нулевого кода уменьшаемого. В этомслучае срабатывает элемент И 4,на выходе которого формируется единичный сигнал. В следующем тактеединичный сигнал выхода элемента И 4 25 начинает...

Номер патента: 857976

Опубликовано: 23.08.1981

Авторы: Мингалеев, Пластун

МПК: G06F 7/50

Метки: двоичный, сумматор

...что на этотвход во время тактового импульса третьей фазыкаждого такта подается сигнал, т, е. при от.сутствии импульсов на шинах Х 1 и Х 2 троичныйэлемент 3 является генератором сигналов отри.цательной полярности,Рассмотрим работу двоичного сумматорана примере суммирования двух положительннхчисел 3 и 6. Первое слагаемое, число 3, вдвоичной системе счисления представляется по.ложительными сигналами в первом и второмразрядах, Второе слагаемое, число 6, представляется отсутствием сигнала в первом разряде иположительными сигналами во втором и третьем разрядах,Положительный сигнал первого разряда пер.вого слагаемого подается на вход 1 первойгруппы элементов 1 и 3, при этом передаетсясигнал на вход 1 второй группы элемента 3(фиг. 1 и...

Номер патента: 860064

Опубликовано: 30.08.1981

Автор: Телековец

МПК: G06F 7/50

Метки: двоичной, избыточной, системе, сложения

...сумматора 11. Первый выход сумматора 11 через элемент 8 задержки подключен к одному из входов второго блока формирования результата 15, ко второму входу,.которого подключен второй выход сумматора 11. Выходы первого 25 30 35 40 45 50 55 60 65 и второго блоков 14 и 15 формирования реэультатон подключены к выходным шинам соответственно суммы 16и 17 и разности 17 и 18,Так как любое число А в избыточной двоичной системе счисления сцифрами 1, 0 и 1, передается по двумшинам А и А в виде двухразряпногодвоичного числа, то для полученияразности двух чисел А и В достаточно произнести перекоммутацию входныхшин второго аргумента на входе устройства. При этом промежуточная отрицательная сумма5: А В:В ч А В В ч А В Водинакова и для операции...

Номер патента: 877525

Опубликовано: 30.10.1981

Автор: Фурсин

МПК: G06F 7/50

Метки: двоичный, одноразрядный, полный, сумматор

...выходы первого и четвертого элементов И-НЕ соединены со входами седьмого элементаИ-НЕт выход которого соединен с выхо"дом переноса сумматора 2.Недостатком этого сумматора является относительно большое количествооборудования,Как известно 13 , некоторые систе.мы элементов позволяют получать дополнительные логические функции путемобъединения выходов элементов с помо;НЕ, второй выхоц первого элементаИ-НЕ и выход третьего элемента НЕсоединены со входами четвертого псевдоэлемента И, выход которого соединен со вторым входом второго элементаИ-НЕ и входом .четвертого элементаНЕ, второй выход второго элеменгаИ-НЕ и выход шестого элемента ПЕсоединены со входами пятого псевдо элемента И, выход которого соединенс выходом суммы сумматора,Формула...

Номер патента: 883896

Опубликовано: 23.11.1981

Авторы: Бренер, Малярис, Поляк, Сметанюк, Чергинцева

МПК: G06F 7/50

Метки: матричное, сложения

...того блок формирования переноса содержит элемент ИЛИ и эле-мент НЕ, причем входы элемента ИЛИсоединены со входами блока, а выходсо входом элемента НЕ, выходы элемента ИЛИ и элемента НЕ соединены свыходами блока,883896 4сигналов Со -, 1, коммутатором 8 подуправлением ранее определенных значений Н 1 и Н , Значения результата Р;Р реализуются при этом по формулам3Ро = фоН 1 ч 5 НР= т НУ й,Н1 1 11 7 1Р 3 =Нч С 8 НР: Н"1 ф 4 4151 ч о 1Р 6 = СН 1 чР Н 1 ч СНр,: дНОбразуемые в коммутаторе 8 сигналыР = Н , Р 1 -- Н, Р = С 7 Н,одя на входы блокаде совместно с сигна ом К 4 реа изу т.сигналы функции переноса в старшийразряд блок 7 диэъюнкции, коммутатор 8 иблок 9 формирования переноса,Блок 1 выделения пары квадрантовсодержит элементы ИЛИ 10-12,...

Номер патента: 885995

Опубликовано: 30.11.1981

Автор: Шостак

МПК: G06F 11/10, G06F 7/50

Метки: контролем, сложения, чисел

...нечетныхразрядов сумматора 3, а его выход соединенсо вторым входом блока 19 нредсказаиия четности результата и с первым входом второгосумматора 21 но модулю два, второй и третийвходы которого соединены с выходами вторыхсумматоров 7 и 11 сложения по модулю дваблоков 5 и 9 формирования четкостей перво.го и второго операндов соответственно, а выходсоединен сйервым входом четвертой схемы 25сравнения, второй вход которой соединен с вы.ходом второго сумматора 18 по модулю дваблока 16 формирования четности результата,вход которого соединен с выходом 35 значе-,ния четных разрлпов регистра 4 результата. Кроме того, третий и четвертый входы бло. ка 19 предсказания четности результата, соеди. иены со входами 28 и 31 значения четностей первого и...

Номер патента: 885996

Опубликовано: 30.11.1981

Авторы: Жабин, Корнейчук, Меженый, Мишинский, Тарасенко, Токовенко

МПК: G06F 7/50

Метки: сумматор, фазоимпульсный

...входы триггеров1 и 2 соединены со входами слагаемых х35и у сумматора, а нулевые входы триггеров 1 и2, а также единичный вход триггера 4 и входпервого разряда регистра 8 - с шиной сигналаначальной установки (НУ) сумматора. Выходпервого разряда регистра 8 связан со входом40его последнего разряда, выход которого соединен с первым входом элемента Ю запрета. Второй вход элемента 10 запрета соединен с выход.дом элемента И 6, а его выход является выходом суммы, на котором формируется сигнал Б,и связан с нулевым входом триггера 4. Еди.Иничный выход триггера 4 связан со вторым вхо-дом элемента И 11, первый вход которогосоединен с шиной нулевой константы 1 о, а еговыход является выходом сигнала переноса вдтарший разряд Рр сумматора.Сумматор...

Номер патента: 673035

Опубликовано: 07.01.1982

Авторы: Аредов, Слюсарев, Храмцов

МПК: G06F 7/50

Метки: двоичных, нескольких, одновременного, суммирования, чисел

...и имеющей вид поразрядных сумм и перекосов результата сложения, на регистры поразрядных сумм 12 и поразрядных переносов 13, информация второй группы слагае. мых, обработанная на логике первого уровня, поступает на буферные регистры 4, 5, 6 первого уровня. Таким образом, осуществляется совмещение во времени нескольких последовательных операций сложения.Устройство работает в режиме с накоплением суммы.Результат сложения очередной группы слагаемых добавляется к результату сло;кением следующей группы слагаемых на стадии его формирования.Т 1 аким образом, производится накаплиВание суммы,Структура суммирующего блока 7 показана на примере выполнения двух разрядов (фиг. 2).Разряды слагаемых а,1 и Ь,+1 (а;+Ь;) подаются на вхолы 33 и 34 разряда...

Номер патента: 680477

Опубликовано: 07.01.1982

Авторы: Веригина, Храмцов

МПК: G06F 7/50

Метки: арифметическое

...операндов 1, 2 в момент времени Т Далее происходит выборка операндов по байтам из первого и второго регистра с последовательно возрастающими или убывающими адресами 50 байтов в соответствии с сигналом управления и состоянием счетчиков адреса байтов 9 и 10 при выполнении десятичных арифметических и логических операций. Выбранные байты с учетом корректирующего 55 кода 106 к обеим тетрадам байта второго операнда подаются на входы сумматора 5 (оба байта подаются в прямом коде для сложения и байт второго операнда подается в обратном коде с единицей в младший 60 разряд для вычитания) и суммируются, Полученная сумма корректируется путем прибавления кода 10 б к каждой тетраде в случае отсутствия переноса из данкой тетрады и окончательная...

Номер патента: 687982

Опубликовано: 07.01.1982

Авторы: Веригина, Слюсарев, Фролова, Храмцов, Шульгин

МПК: G06F 7/50

Метки: арифметическое

...произведения подается на вход сдвигателя 12, где производятся необходимые для остаточной нормализации резуль. тата сдвиги. Нормализованная младшая часть мантиссы результата заносится в регистр 3, В старший байт регистра 3 заносится характеристика младшей части ре. зультата. Затем производится запись младшей части результата в местную память. В предлагаемом АУ предусмотрена возможность выполнения умножения без блока ускоренного умножения с использованием основного сумматора 9. Умножение осуществляется младшими разрядами вперед одновременно на три разряда без анализа четвертого с предварительным формированием утроенного множимого, которое хранится в регистре 3.В АУ применяется метод деления без восстановления остатка с анализом четы. рех...

Номер патента: 898422

Опубликовано: 15.01.1982

Авторы: Березенко, Гладыш, Калинин, Корягин, Репетюк

МПК: G06F 7/50

Метки: многовходовое, суммирующее

...введения й управляемых блоков инверсии, а также использования входов полных одноразрядныхсумматоров первых и вторых линеек для 4подачи на них операндов получена возможность алгебраического суммированиялюбого числа слагаемых с минимальными затратами оборудования.Для дополнительного расширенияфункциональных возможностей устройства в него могут быть введены элементы памяти, позволяющие использо"вать устройство в качестве вычислительной ступени конвейерной системь 1.На чертеже приведена схема четырехаходового и-разрядного суммирующего устройства. 4Каждый разряд устройства разделенна линейки 1-ч (показаны штриховымилиниями). На информационные входыа 3 Б, с, д (где )=0,1п),поступают цифры и разрядов четырехслагаемых, которые передаются...

Номер патента: 907543

Опубликовано: 23.02.1982

Авторы: Рогозов, Самойлов

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...одноразрядного сумматора.Сумматор содержит четырехколлекторные и-р-и транзисторы 1-3, р-и-р транзисторы 4-9, и-р-и транзистор 10, двухколлекторный и-р-и транзистор 11,п-р-и транзистор 12, многоколлекторный р-и-р транзистор 13, эмиттером всех и-р-и и базой всех р-п-р транзисторов является подложка - п-шина, соединенная с шиной нулевого потенциала, 60Входами устройства являются базы транзисторов 1-3, первые коллекторы которых соединены, соответственно, с змиттерами транзисторов 4-б, причем эмиттерами последних являются переинжектирующие Р-области, а их коллекторами является общая для всех трехтранзисторов базовая Р-область и-р-итранзистора 12, вторые коллекторы1-3 транзисторов соединены с базойтранзистора 10, остальные коллекторы...

Номер патента: 911517

Опубликовано: 07.03.1982

Авторы: Власов, Мотиенко, Паскевич

МПК: G06F 7/50

Метки: накапливающий, параллельный, сумматор

...для разрешения распространения сигнала переноса, снижает его быстродействие.20 Каждый разряд сумматора содержит элементы ИЛИ 1, И 2, ИЛИ 3, счетный триггер 4, элементы ИЛИ 5 И 6, И 7, триггер 8, элемент И 9Каждая группа разрядов сумматора содержит узел 10 группового переноса и элемент ИЛИ 11. Выход узла 10 является выходом 12 группового переноса, который вместе с выходом 13 переноса старшего разряда группы разрядов сумматора поступает в последующую группу разрядов сумматора. Управляющие шины,14 и 16 управляют работой сумматора.Нулевой выход триггера 4 подключен к входу элемента ИЛИ 1, Единичный выход триггера 4 соединен с первым входом,элемента И 9. Второй вход элемента И 9 подключен к шине 16,а выход элемента И 9 соединен с...

Номер патента: 918945

Опубликовано: 07.04.1982

Авторы: Мингалеев, Пластун

МПК: G06F 7/50

Метки: двоичный, сумматор

...сумматора-трехфазная, при этом .каждый следующий разряд слагаемого поступает на вход двоичного сумматора через три фазы (один такт) передачи информаций по троичным элементам(фиг.2)Тактовым импульсом второй фазы считывается информация с троичных элементов 1,3,5, третьей фазы - строичных элементов 2,4. Разряды слагаемого поступают на вход двоичногосумматора по шинам Х 1 и Х 2 во время тактового импульса первой фазы. Первая шина тактового питания (фиг.1)соединена со входами (Т) троичныхэлементов 3,5. Это означает, что наПервая гр 1 5 9189эти входы во время тактового импуль-са первой фазы каждого такта подается сигнал, т.е, при отсутствии им"пульсов на шинах Х 1 и Х 2 троичныеэлементы 3 и 5 являются генераторамисигналов отрицательной...

Номер патента: 920707

Опубликовано: 15.04.1982

Авторы: Блажчук, Вешняков, Луценко, Соломонов

МПК: G06F 7/50

Метки: разрядных, суммирования, чисел

...переносов (1=2 -1) первого суммирующегоблока и выход (-1)-го многовходового одноразрядного сумматора с сохранением переносов второго суммирующего блока являются двухрядным выходом 1-го разряда результата устройства, выходы переноса -многовходового одноразрядного сумматора с сохранением переносов и-го суммирующего блока являются многорядным выходом п+(.)-го разряда результата устройства.На фиг,1 показана блочная схема устройства для суммирования двадцатисеми п -разрядных двоичных чисел; на фиг.2 - структурная схема одного суммирующего блока,Устройство содержит суммирующие блоки 1, каждый из которых содержит одноразрядные сумматоры 2-5, образующие первый, второй, третий и четвертый многовходовые одноразрядные сумматоры с сохранением...

Номер патента: 920708

Опубликовано: 15.04.1982

Авторы: Козюминский, Мищенко, Семашко

МПК: G06F 7/50

Метки: накапливающий, сумматор

...5, второй вход которогосоединен с выходом триггера 6, а выход элемента И 5 соединен со входомэлемента ИЛИ 4, выход которого является выходом переноса сумматора, авторой вход этого элемента соединенс выходом мультиплексора 2.Перед началом выполнения любойматематической операции из наборареализуемых :од одного из двух операндов А и В, участвующих в операции, например код А, заносится втриггер 6, для чего этот код подается на информационный вход 9, а мультиплексор 1 настраивается с помощьюсигналов управления И-И, подава -емых на группу управляющих входов7, на реализацию логической функции возбуждения триггера А 1 Ац,где а - сигнал снимаемый с выходатриггера 6. Под действием импульсного сигнала С, подаваемого на вход11 разрешения выполнения...

Номер патента: 920709

Опубликовано: 15.04.1982

Авторы: Атоян, Кулиш, Лановский

МПК: G06F 7/50

Метки: сложения

...коды знаков этих чисел в триггеры 3 и 5 знака слагаемых. В случае равенства знаков (оба положительны или отрицательны) чисел на выходе сумматора 9 по модулю два возникает разрешающий потенциал, который через элемент НЕ 18, в качестве запрещающего потенциала, поступает на третий вход элемента И 11 и, таким образом,. импульсы счетной частоты на входы счетчиков первого и второго слагаемых 2 ине поступают и на выходе сумматора 6 сразу же возникает результат суммы двух слагаемых. Так как в случае равенства знаков чисел процесс суммирования осуществляется за один такт, то разрешающий ротенциал с выхода сумматора 9 по модулю два через элемент ИЛИ 1 б поступает на выход 20 индикации окончания вычислений устройства. Знак суммы чисел...

Номер патента: 920710

Опубликовано: 15.04.1982

Авторы: Лукашевич, Остафин, Романкевич

МПК: G06F 7/50

Метки: действия, последовательного, сумматор

...которого соединен с выходомР-триггера, а выход - с выходом сум.Формула изобретения оставител ехред А,А епанов едактор Л.Авраменко ректор С.Шекма аказ 2343/55 ВНИИПИ Госу по де 113035, Мос32 Покомитета СССРний и открытийаушская наб д Тираж рственног м изобрет а, Ж,сн М 5 лиал ППП "Патент", г, Ужгород, ул, Проектна 3 92 О 71На чертеже приведена Функциональная схема сумматора последовательного действия. Сумматор содержит полусумматор 1 0 -триггер 2, элементИЛИ-Нб 3 и сумматор 4 по модулю два.Один из входов элемента 3 соединенс шиной 5 тактовых сигналов.Работает устройство следующимобразом,Триггер 2 перед началом работы 10устанавливается в состояние "0",В каждом такте суммирования на информационные входы сумматора посту.пают одноименные...