G06F 7/50 — для сложения; для вычитания

Номер патента: 1587497

Опубликовано: 23.08.1990

Авторы: Баран, Шостак

МПК: G06F 7/50

Метки: двоично-десятичных, сложения, чисел

...уменьшается вдвое. При этомсумма слагаемых не изменяется. Врезультате на выходе 7 суммы сумматора 1 последнего каскада Формируетсясумма И входных слагаемых. Однаков тетрадах данной суммы может содержаться избыток "6", Для устраненияуказанного избытка служит корректор3, который при отсутствии межтетрадных переносов в сумматоре 1 последнего каскада уменьшает на "6" соответствующие тетрады числа, поступающего на его информационные входы, апри наличии межтетрадных переносовпропускает соответствующие тетрадыбез изменения. На выходы 6 устройства выдается сумма 1 входных слагаемых в двоично-десятичном коде.Корректоры 2-4 могут быть построены либо на логических элементах в соответствии с реализуемой таблицей истцнности, либо на основе...

Номер патента: 1589269

Опубликовано: 30.08.1990

Авторы: Ильин, Кравченко, Юсупов

МПК: G06F 7/50

Метки: комбинационный, сумматор

...Значение условного пеореноса С., проходит через элементы,ИЛИ 23-25, соответствующие (1.-1)-муразряду суммирования, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-8 соответствено, и 1.-й разряд суммы Б; будет равенБ. = А ЗВ;ЮС;.,Второй случай.Все значения Р =1К (К=О, , 1-1), т.е. во всех разрядах, предшествующих 1-му, разряды слагаемых имеют разные значения (А =О, В, =1 или Ак=1, В=О) . При этом в связи с тем что условием формирования15892 условных переносов является равенство нулю входного переноса, все С =О.о Входной перенос сумматора проходит через элементы И 13-15 ИЛИ 23-2515 соответствующие (1-1)-му разряду суммирования, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-8 соответственно и определяет значение истинного переноса из (1-)-го разряда...

Номер патента: 1589270

Опубликовано: 30.08.1990

Авторы: Домбровский, Дуда, Узлова

МПК: G06F 7/50

Метки: двух, запятой, плавающей, суммирования, чисел

...и несдвинутая мантисса А первого слагаемого складиваются в 15 сумматоре 5 мантисс. С выхода сумма= тора 5 мантисс и коммутатора 7 мантисУса и порядок результата поступают в блок 6 нормализации, в котором резуль 1 гат корректируется и передается на 20 выход 15 устройства. В случае, если ХУ, то на выходепереноса вычитателя 3 порядков - нуле 25вой сигнал и в блок 6 нормализациичерез коммутатор 7 поступает порядокПри этом мантисса А первого слагаемого через коммутатор 9 поступает наинформационный вход сдвигателя 4, мантисса В второго слагаемого через ком- З 0мутатор 10 - на вход второго слагаемого сумматора 5 мантисс, а разностьХ-У порядков поступает в коммутатор8, где инвертируется, Инверсноезначение разности Х-У поступает на 35вход...

Номер патента: 1594525

Опубликовано: 23.09.1990

Авторы: Кляус, Новоселов, Черепов

МПК: G06F 7/50

Метки: многовходовой, пзс-сумматор

...транзисторы 10,1-.10,К обеспечивают плавающий режим работы зарядочувствительного прибора 8 - 12. Таким образом, при нечетном значении Ь в конце третьей Фазы под одним из затворов 13.1-13.К (а именЬ+1но под затвором 13,( ) окажется зарядовый пакет. При четном значении Ь зарядовых пакетов под затворами13.1-13.К не будет. Независимо от значения Ь в конце третьей Фазы под затворами 7.1-7.К и 8.1-8.К остается четное число зарядовых пакетов.В четвертой Фазе сигнал с входа Б снимается, а сигнал с входа Б э Чфоткрывает транзисторы в линейке 14. При наличии зарядового пакета под одним из затворов 13. он через соответствующую диФФузионную область 17.3. и открытый транзистор 14.х переместится в младпий разряд регистра 15.0 дновременно сигнал с...

Номер патента: 1596320

Опубликовано: 30.09.1990

Авторы: Голуб, Гричук, Царев, Чепурняк

МПК: G06F 7/50

Метки: входовый, сумматор

...разряда происходит по переднему фронту синхроимпульса, который подается по шине 5 синхронизации, по этомуже фронту записывается в соответствующие триггеры 8 и 9 информация с выходовкомбинационного сумматора 7. После подачи импульса по шине 6 установки в "0" всетриггеры устанавливаются в нулевое состояние. ПоСле первого синхроимпульса втриггеры 9 записываются значения первогомладшего) разряда соответствующих сумм,которые появляются на их выходах 3, а втриггеры 8 записываютая соответствующиезначения переноса, после второго синхроимпульса на выходах 4 появляются значения второго разряда соответствующих сумми т.д. Максимальное количество импульсов,необходимое для получения всех разрядов суммы в чисел: Т = а + 1 од 2 п + 1, где в -...

Номер патента: 1596321

Опубликовано: 30.09.1990

Авторы: Варшавский, Кондратьев, Романовский, Цирлин

МПК: G06F 7/50

Метки: комбинационный, сумматор

...малосигнальный элемент НЕ29 или 30 значение логической единицы,установившееся на одном из выходов суммы в результате подачи рабочего наборавходных сигналов, сохраняется до тех пор,40 пока все входы сумматора не перейдут винертное состояние.После того, как все входы сумматораперейдут в инертное состояние, открываются транзисторы 19-26 р-типа и единичный45 потенциал поступает на входы элементовНЕ 27 и 28, где он "перетягивает" выходымалосигнальных элементов НЕ 29 и 30, врезультате чего на выходах элементов НЕ 27и 28, т.е. на выходах з и з, устанавливается50 значение логического нуля, что свидетельствует о возврате сумматора в инертное состояние, Таким образом, индикациямоментов окончания переходных процес-сов в сумматоре осуществляется по...

Номер патента: 1597880

Опубликовано: 07.10.1990

Авторы: Алехин, Кириллов

МПК: G06F 7/50

Метки: накапливающий, сумматор

...По следующему тактовому импульсу на выходах регистра 2старшего разряда формируется удвоенное значение входного кода. Этотпроцесс увеличения суммы продолжается с приходом каждого очередноготактового импульса на вход записинакапливающего сумматора. Аналогичное суммирование входного кода происходит. и,в младших разрядах накапливающего сумматора, однако код суммы в них изменяется с более низкой,частотой, поскольку входы разрешениязаписи регистров 2 подключены к разрядным выходам делителя 3 частоты,Тем не менее это не приводит к искажению текущего кода числа в старшем.разряде (и, соответственно, среднейчастоты выходных сигналов накапливающего сумматора), если сохраняется кратность значения коэффициента де" ления и модуля той части...

Номер патента: 1599854

Опубликовано: 15.10.1990

Авторы: Рогозов, Срывкина, Тяжкун, Чернов

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...и через диод 7 отберет входной ток транзистора 34, Последний закроется, но откроется транзистор 35, что вызовет насыщение транзистора 37. В результате на выходах сумматора устанавливаются нулевые значения сигналов: Р = Б = С.Если сигнал высокого логического уровня установлен на одном иэ входов (например, А = 1, В = С = 0), то био ОеЗ Тою Тф 2 То 3 6 з = -0,2 Тц, При этом транзистор ЗЬ откроется, что приведет к насыщению транзистора 33, который через свой коллектор и диод 7 отберет входной ток транзистора 34. Последний закроется, и, так как транзистор 35 закрыт, откроется транзистор 36 и закроется транзистор 37. В результате на выходах сумматора установятся следующие сигналы Ь = 1, Р = О.Если сигнал высокого уровня установлен на...

Номер патента: 1603377

Опубликовано: 30.10.1990

Авторы: Варшавский, Кравченко, Красюк, Мараховский

МПК: G06F 7/50

Метки: двоичный, последовательный, сумматор

...И-НЕ Я, 11. При а =- Ь = р на выходах элементов И-НЕ 2, 3 сохраняются единичные сигналы, в результате чего состояние КБ-триггеров не изменяется. При а = Ь = р = 0 на выходах элементов И-НЕ 1 и 4 устанавливаются соответственно нулевой и единичный сигналы и, следовательно, на выходах элементов И-ИЛИ-НЕ б и 7 - единичный (я = 1) и нулевой (я0) выходные сигналы соответственно. При а = Ь = р = 1 на выходах элементов И-НЕ 1 и 4 устанавливаются единичный и нулевой сигналы соответственно и, следовательно, на выходах элементов И-ИЛИ-НЕ б и 7 - нулевой (я = О) и единичный (я = 1) выходные сигналы соответственно, При а = Ь = О и р = 1 сохраняются единичные значения сигналов на выходах элементов И-НЕ 1, 4 и последовательно переключаются элементы...

Номер патента: 1603378

Опубликовано: 30.10.1990

Автор: Вершинин

МПК: G06F 7/50

Метки: алгебраического, сложения

...не25 меняя местами сами операнды, в случае если операнд А отрицателен, а операнд В положителен, их знаки изменяются на противоположные в соответствии с выражением (1), выполняетсясуммирование, а при формировании знака суммы произведенное изменение знаков учитывается,Элемент И 4 предназначен для подачи " 1" в младший разряд сумматора1 в режиме вычитания при появлении5 переноса из старшего разряда сумматора 1, так как согласно правилам двоичной арифметики при выполнении алгебраического сложения в обратных клдах эта единица прибавляется в млад 40ший разряд. В режиме сложения в прямых кодах выходной сигнал элементаИ 4 равен "О".Элемент ИСКЛЯАЮЩЕГ ИЛИ 6 выцеля 45ет состояние переполнения устройства, которое может возникнуть толькопри...

Номер патента: 1608648

Опубликовано: 23.11.1990

Авторы: Аленичев, Завалин, Корнилов

МПК: G06F 7/50

Метки: переносов, формирования

...И, первые информационе входы пятого и шестого двухвходох мультиплексоров подключены сооттственно к вторым информационным одам первого и седьмого двухвходомультиплексоров, у последнего из торых управляющий вход соединен с вым входом четвертого элемента И, вый информационный вход седьмого хвходового мультиплексора соедис вторым информационным входом рого и с первым информационным дом восьмого двухвходовых мультиксоров, выход седьмого двухвходоо мультиплексора соединен с втоинформационным входом третьего 8648 6двухьходового мультиплексора, у которого управляющий вход соединен с выходом второго элемента И, а первый 5информационный вход соединен о первым информационным входом первого,второго и четвертого двухвходовыхмультиплексоров, первый...

Номер патента: 1615703

Опубликовано: 23.12.1990

Авторы: Варшавский, Кравченко, Красюк, Мараховский

МПК: G06F 7/50

Метки: двоичный, одноразрядный, последовательный, сумматор

...и инверсном выходах сумматора, поскольку изменяютсявыходные сигналы элементов И-ИЛИ-НЕ3 и 4: Х= Р, з. = Р, те. для хранимого значения сигнала переноса (Р,Р)(1,0) выходной сигнал сумматора 35;= 0 и .Е = 1, для (Р,Р) = (0,1)значение выходных сигналов = 1 и,"= О.В любом случае хранящаяся величина сигнала переноса остается неизмен О ной, Формирование выходного сигналазавершает фазу установки сумю матора в рабочее состояние, котораядля различных значений разрядов слагаемых аЬ имеет продолжительность 26, где с - время задержки од-ного логического элемента. Сбросвходов сумматора в спейсер ииицииру-ет начало фазы гашения, во время которой восстанавливается единичное 50значение переменной (7 на выходеэлемента И-ИЛИ-НЕ 2, что вызываетсброс в...

Номер патента: 1619252

Опубликовано: 07.01.1991

Авторы: Карелин, Мелихов, Решетняк

МПК: G06F 7/00, G06F 7/50

Метки: информации, нечеткой

...сигналу у=0 передает на выходы отрицаниечисла, поданного на информационныевходы.35Таким образом, признаком, определяющим получеже результата той илииной из выполняемых устройством логических операций над переменными А и В,будет набор значений управляющих сиг 40налов (у 1 у уэ) на управляющих входах трех коммутаторов, Соответствиемежду выполняемой операцией и .набором значений управляющих сигналов у,У, У, показано в таблице,Простота алгоритма выполнения указанных операций свидетельствует о пре"имуществе унитарного кода перед двоичным в данном случае,Устройство работает следующим об 50разом.На входы 10 и 11 коммутаторов 3,и 4 подаются унитарные ш-разрядныекоды значений переменных соответст 55венно А и В, По сигналу с входа 13устройства...

Номер патента: 1619253

Опубликовано: 07.01.1991

Авторы: Дьяченко, Селихов

МПК: G06F 7/50

Метки: сумматор

...шесть элементов И-ИЛИ-НЕ и элемент ИЛИ-И-НЕ, причем выход первого элемента ИЛИ-НЕ подключен к входу первого элемента НЕ, .входу второй группы И первого элемента И-ИЛИ-НЕ и первому входу пятого40 элемента ИЛИ-НК, выход первого элемента И-НЕ соединен с первым входом пятого элемента И-НЕ и первыми входами перрых групп И первого и второго элементов И-ИЛИ-НЕ, второй вход пято го элемента И-НЕ подключен к выходу первого элемента НК, а его выход - к первому входу первого элемента нерав-. нозначности, шина инверсии входного переноса подключена к вторым входам50 первой группы И первого элемента И-ИЗБ-НЕ и второй группы ИЛИ элемента ИЛИ-И-НЕ, входу третьего элемента НЕ и второму входу первого элемента неравнозначности, выход второго элемента...

Номер патента: 1624443

Опубликовано: 30.01.1991

Авторы: Горский, Ковалев, Коваленко

МПК: G06F 7/50

Метки: переносов, сумматора, схема, формирования

...1, то на выход 5 г-го б)локд 1 проходит сигнал сего входа 4 . Если Р, = 1 и О ; = О, тонд выходе 5 .-го блр)ка 1 устдцдвливается уровень логического нуля независимо от значения сигнала цд его входе 4, В противном случае (Р, = 1 и Ь, = 1) на выходе 5 -г блока 1 сохраняется .единичное значение сигнала. Для выполнения указанные выше функций блок 1 переноса может быть реализован на двух элемецтах ИЛИ-НЕ 23 и 24 и трех транзисторах 25-27(фиг.2). Таким образом по цели сквозного переноса происходит распространение инверсных значений сигналов переноса (С; = 1; + ,С;,). Одновремен; но на выходах 7 блоков 1 устанавливаются прямые значения сигналов распространения переноса (Р,) . Причем, если Р, = =- Рп , = 1, то на выходе элемента И,...

Номер патента: 1635172

Опубликовано: 15.03.1991

Авторы: Изосимов, Седов, Шиллер

МПК: G06F 7/38, G06F 7/50

Метки: арифметическое

...лхотта. узл,ч 3 формирования знака .,зт.т;:твеннто, ото";.элемента 18 И-НЕ соединен со вторымвходом элемента 19 РАВНОЗНАЧНОСТ 1выход которого подклочет. к выходула 3 формирования знака,Устройство работает следующим образом.Первый и второй операнды, представленные в прямом коде, поступают навходы 7 и 15, а их знаки - на входыВ и 9 соответственно. Схема 1 сравнения определяет какое из чисел меньшеи вырабатывает соответствующий сигналкоторый поступает на управляющий вхт,коммутатора 14 чисеп. Коммутатор 14чисел коммутирует первый и второйоперанды таким образом, что большийиз них поступает на входы второй группы узла 5 и входы второй группы узла6, а иеньаий - ва первые входы группы 4 сумматоров по модулю два. Сумматор 2 по модулю два...

Номер патента: 1640685

Опубликовано: 07.04.1991

Авторы: Миндалев, Субботин

МПК: G06F 7/50, G06F 7/60

Метки: накапливающий, сумматор

...в зависимости от знака входного числа.11 ри разных знаках входных и выходных чисел накапливающего сумматора на выходе элемента ИСКЛЮЧАЯЕЕ ИЛИ 8 формируется уровень логической единицы, поступающий на информационный вход триггера 7. 11 о импульсу синхронизации уровень логической единицы записывается в триггер,7 и с его выхода поступает на первый вход элемента И б, на выходе которого формируется импульс длительностью, равной импуль су частоты синхронизации. Данный импульс поступает на первые входы мажоритарных элементов 3 и 4. Если на входе накапливающего сумматора положительное число, то на третий вход мажоритарного элемента 3 поступает уровень логической единицы, а на третий вход мажоритарного элемента 4 - уровень логического...

Номер патента: 1644132

Опубликовано: 23.04.1991

Авторы: Варшавский, Кондратьев, Романовский, Цирлин

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...и У = О, на выходе Бустанавливается высокий потенциал,транзистор б открывается и низкий потенциал проходит с входа У на выход Счерез диод 12 и транзистор 6, чтообеспечивает понижение уровня логического нуля на выходе .С. Если на выходе С устанавливается низкий уровень,диод 12 будет находиться в закрытомсостоянии, что исключает влияние сиг"нала, формируемого на выходе С, нафункцию, реализуемую на выходе Б. Формула изо бре тенияОдноразрядный сумматор, содержащий шесть МОП-транзисторов п-типа, пять МОП-транзисторов р-типа и диод, причем затворы первых транзисторов пи р-типа соединены с истоком второго транзистора п-типа, затвор которого соединен с истоками первого и третьего транзисторов п-типа, первым входом сумматора и затвором второго...

Номер патента: 1644133

Опубликовано: 23.04.1991

Авторы: Карелин, Мелихов, Решетняк

МПК: G06F 7/50

Метки: вычитания

...чи"сел А и В, где В = 1, т.е. к получению значения А = К = 1 А-В 1=А= 11"А= 1-А, так как для нечетных переменных всегда выполняется А(1.Устройство работает следующим образом,На входы 6 и 7 подаются числа Аи В иэ интервала 0,1, представленные унитарным ш-разрядным кодом(один из ш-разрядов - единичный, остальные нулевые), на выходах элементов ИЛИ 21-2образуется двоичныйкод, представляющий собой объединение кодов чисел А и В, который записывается в регистр 1 сдвига. Далеена вход 8 поступают тактовые, импуль"сы, которые через открытый элементЗАПРЕТ 4 поступают на вход управления сдвигом регистра 1. Как толькопосле очередного сдвига в младшемразряде регистра 1 будет записана35единица, элемент ЗАПРЕТ 4 запирается, а на выходе одного из...

Номер патента: 1644134

Опубликовано: 23.04.1991

Авторы: Антонов, Исаков, Кузнецов

МПК: G06F 7/50

Метки: накапливающий, сумматор

...Операция сдвига. Операция сдвига в сторону старшихразрядов эквивалентна операции Б( 1= Б= Я 1 Ц + Б(Ц(2 1) Для выполнения операции сдвига необходимо на управляющие входы 3, 4 подать сигналы у = О и у1Затем по входу 2 подается импульс. В этом случае будет происходить сложение и-разрядного числа Я с самим собой, что соответствует операции сдвига в сторону старших разрядов. 35 3. Операция счета.Для выполнения операции счета необходимо на входы 11 подать код приращения Бу= 1, у = О, тогда лрч подаче синхроимпульса к содержимому где у, и у- значения логичесМких уровней науправляющих входах 3 и 4 соответственно.Дпя выполнения. сложения необходи" мо на управляющие входы 3 и 4 подать сигналы у = 1 и у О.2На входы 11 х х, - одно из...

Номер патента: 1645957

Опубликовано: 30.04.1991

Авторы: Домбровский, Дуда, Немиш, Узлова

МПК: G06F 11/00, G06F 7/50

Метки: арифметическое, контролируемое

...тактах одновременноФормула изобретенияКонтролируеюе арифметическое устройство, содержащее два регистра сднга, сумматор, регистр результата и блок сравнения, причем параллельные информационнае входы первого и второго регистров сдвига являются.соответственю входами первого и второго операндов контролируемого арифметического устройства, информационные выходы первого и второго регистров сдвига соединены соответственю с входами первого н второго операндов сумматора, выход сумаа которого соединен с информационнам входом регистра результата, наход которого соединен с пернам информационнам входом блока сравнения и является информационнам находом контролируемого арифметического устройства, наход несравнения блока сравнения является заходом...

Номер патента: 1647556

Опубликовано: 07.05.1991

Авторы: Антонов, Васильев, Долгин, Храмов

МПК: G06F 7/50

Метки: массива, суммирования, чисел

...устройства.Сумматор 3 предназначен для определения количества единиц в знаковом срезе слагаемых.Устройство осуществляет суммирование К и-разрядных двоичных чисел, представленных в виде (и) -разряд5 16475определяется следующим ма мантиссобразом10 15 Так как разрядность результата равна семи, то на выходе сумматора 2 получают число .О. 100001.; Так как в массиве содержится три отрицательных числа, то на выходе сумматора 3 будет сформирован код 011, т.е. 3 в двоичном кодеЭтот код является адресом дпя считывания Рэ, ,которое является суммой фиктивных единиц и знаков из блока 1, т.е. будет считано число Р=1101. Окончательно сумма массива определится как;О. 1000011.101 25 формула изобретения Устройство для суммирования масси 35ва чисел,...

Номер патента: 1654813

Опубликовано: 07.06.1991

Авторы: Карелин, Мелихов, Решетняк

МПК: G06F 7/50

Метки: вычитания

...и 21 .устройства, обусловив на этих выходах формирование унитарных кодов соответственночиселК=А-В =0 иС=1 - К=- 1,Для вычисления отрицания А = 1-Лв регистр 1 следует загрузить вели 5чину А, а в регистр 2 - величинуВ = 0 (т,е. установить в единицумладший разряд регистра 2). Работаустройства при этом аналогична описанному случаю формирования значенийК = 1 А-В и С = 1-2, когда. А ) В,Унитарный код значения А = 1-А формируется на выходах за один такт,В режиме вычисления результатаоперации "Ограниченная разность"Ишах (О, А-В) управляющие сигналы следующие: 7 = 0; У = 1; У =1,Сигнал У 1 = 0 закрывает элементыИ 8 и 11 и открывает элемент ЗАПРЕТ10. По сигналу записи с входа 19 унитарные коды чисел А и В с выходовкоммутаторов 3 и 4 записываются...

Номер патента: 1656526

Опубликовано: 15.06.1991

Авторы: Герасимович, Яковлев

МПК: G06F 7/50

Метки: запятой, плавающей, сложения-вычитания, чисел

...Свых Ч Ь+3 Т 1+2 Т 1+1 Т 1 С 1-1 СвыхМ Ь+3 61+2 61+1 61 Т+3 Т 1+2 Т+1 Т 1 С 1-1 Свых Ч 61+3 61+2 61+1 Т 1+3 Т 1+2 Т 1+1 Т С 1-1 Свыху 6+3 61+2 Ь Т 1+3 Т 1+2 Т 1+1 С 1-1 Свых" Ь+3 6 1+1 61 Т 1+3 Т)+2 С 1-1 Свых йэ+2 61+1 61 Т 1+3 С 1-1 Свых, (") 40 где р 1 = 1 - тетрада нулевая;О - тетрада не равна нулю; и - количество тетрад, равное Й/4 (Й - разрядность мантисс чисел);61+1, 6+ - функция генерации переноса 45 )-го разряда О = О, 1, 2, 3) и ее инверсия 1-й тетрады;Т 1+1, Т+ - функция передачи переноса )-го разряда и ее инверсия 1-й тетрады;С 1-1, С 1-1 - входной перенос и его инвер сия в 1-ю тетраду;Свых, Свых - значение выходного переноса устройства и его инверсия.Блок 6 формирования четностей тетрад (фиг.3) предназначен для...

Номер патента: 1658143

Опубликовано: 23.06.1991

Авторы: Теленков, Тимошкин

МПК: G06F 7/50

Метки: 5421, десятичный, коде, одноразрядный, сумматор

...разрядов5 10 15 20 25 30 35 40 45 50 55 слагаемых равно 5 (10 01 10), б (10 10 01), 1 (10 10 10) или 8-ми (Ез=1 Ез=.О), то срабатывает блок 5.Коррекция заключается е добавлении числа 3 (01 10 10) и значению суммы трех младших разрядов, Старшие разряды слагаемых ЬаЬа, саса поступают на входы сумматора 3 по модулю два и суммируются с учетом сигнала переноса в данный сумматор 1 а 1 а. Сигнал переноса 4 а формируется элементами И-НЕ б, ИЛИ-НЕ 1 в зависичости от состояний выходов переноса Ез, Ез, Ез, Ез сумматора 1 и корректирующего сумматора 2, Парафазный выход десятичного переноса принимает значение логической "1" (Е=-1, Е=О), когда оба старших разряда слагаемых равны "1", либо один из них равен "1", а значение суммы трех младших...

Номер патента: 1658144

Опубликовано: 23.06.1991

Авторы: Галкин, Ган, Коноплянко, Кулак

МПК: G06F 7/50

Метки: алгебраического, двоичных, накопительного, суммирования, чисел

...- отрицательна, тогда суммирование дает1,ХХХ. Х10 О,ХХХ,Х10,ХХХХс возникновением переполнения знаковогоразряда;15ж) поступающий операнд - отрицательное число, ранее накопленная сумма - отрицательна, тогда при суммировании1,ХХХХ20 1 ХХХ.Х1 Х,ХХХ.Х,переполнение знакового разряда происходит всегда независимо от знака полученного результата накопленной суммы,25Следовательно, переполнение знакового разряда накопленной суммы происходиттолько в трех случаях: д), е), ж), а значит,перенос в младший разряд накопленной30 сум.ы необходимо формировать когда;а) пришедший операнд - отрицательный, накопленная ранее сумма - положительна и результат положителен;б) пришедший операнд - положитель 35 ный, накопленная сумма - отрицательна, арезультат...

Номер патента: 1658145

Опубликовано: 23.06.1991

Авторы: Авгуль, Супрун

МПК: G06F 7/50

Метки: одноразрядный, сумматор, четырехвходовый

...быстродействующих арифметическихустройств ЭВМ и спецпроцессоров,Цель изобретения - упрощение сумматора.На чертеже представлена схема четырехвходового одноразрядного сумматора.Сумматор содержит два элемента "Сложение по модулю два" 1 и 2, мажоритарныйэлемент (с порогом "2") 3, элемент И 4, четыре входа 5-8, выходы 9 суммы, выходы 10и 11 младшего и старшего переносов,Четырехвходовый одноразрядный сумматор работает следующим образом,На входы 5-8 подаются двоичные переменные х 1, х 2, хз, х 4 соответственно, На выходе 9 реализуется логическая функция"й " "Фсоответствующая сигйалу суммы, На выходе10 реализуется логическая функция11 х 1 х 2 хзх 4 Я 5 М 2 (х 1 х 2 хз х 4)соответствующая сигналу младшего переноса. На выходе 11 реализуется...

Номер патента: 1658146

Опубликовано: 23.06.1991

Авторы: Авгуль, Егоров, Костеневич, Супрун

МПК: G06F 7/50, H03M 7/00

Метки: единиц, подсчета, числа

...какМ 1 Е 1, 22, , 2 г)- 1, Если 21 +22+" +2 г 1; О, если 21+22+ ., +2 г (1,где 2 р е(0, 1), Р" 1, 2, ., г и г, 5, Формула изобретения Устройство для подсчета числа единиц,содержащее пять элементов СЛОЖЕНИЕ 5 10 15 20 25 30 35 40 45 50 55 ПО МОДУЛЮ ДВА, два мажоритарных элемента, четыре элемента И, элемент И-НЕ и элемент ИЛИ-НЕ, причем с первого по четвертый входы устройства соединены с первого по четвертый входами первых мажоритарного элемента, элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и элемента ИНЕ, с пятого по восьмой входы устройства соединены с первого по четвертый входами вторых мажоритарного элемента и элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, выход которого соединен с первыми входами первого, второго и третьего элементов И и третьего...

Номер патента: 1665372

Опубликовано: 23.07.1991

Авторы: Гольдин, Кондратьев, Романовский, Цирлин

МПК: G06F 7/50

Метки: комбинационный, одноразрядный, парафазный, сумматор

...5,6 и 3,4 - "1"и 1 и и 00", иОи соответственно, т.е; э=э=1 и р =р =О,После того, как на входах первого и второго слагаемых и переноса установятся рабочие наборы значений, на выходах 40 элементов И - ИЛИ - НЕ 1 и 2 появятся значения.в соотцетствии с лоцщ.скими функциями вЬ ч аЬ = (а 9 Ь) и аЪ ч аЬ=(арЬ), а на выходах элементов И-ИЛИ-НЕ 5 и 6 в соответ вии с логическими нкц и я м и з = р(аЫ Ь) ч р аЬЪ) = а Ь 9 р и з .р(гя Бг рг:ьт- Сир.т и инверсное значения суммы, На выходах элементов И - ИЛИ-НЕ 4 и 3 реализуютсл логичеекие Щнкуии р -: аЬ ч а аЬ 00 ч р(а ч Ь) и= аЬ ч рз = аЬ ч р(а ч Ь), т.е. формируются прямое и инверсное значения переноса,мула изобретения 55 азный одноразрядный комбинасумматор, содержащий шесть в И-ИЛИ-НЕ, причем...

Номер патента: 1665373

Опубликовано: 23.07.1991

Авторы: Зурхаев, Исмаилов, Магомедов, Хачумов

МПК: G06F 7/50

Метки: ассоциативное, суммирующее

...Остальной частью признака являются все, кроме старшего, разряды, считываемые из блока 2 и задержанные на один такт,Сформированный признак дополнительно синхронизируется на элементах И 4-6 путем подачи сигнала по шине 15, передний фронт которого начинается позже, азадний раньше тактового импульса, подаваемого по шине 14. Эта мера вызвана неидеальностью элементов 7 и 8 задержки.В том же такте, в котором был поданразрядный срез слагаемых, на выходе12 блока 2 появляется очередной разряд; суммы, Таким образом, на первом выходе получается первая часть результата суммирования в последовательном коде,причем количество тактов, за которое вы, числяется первая часть результата суммы,равно разрядности слагаемых.Вторая часть результата суммы...