Последовательный сумматор-вычитатель

Номер патента: 1424009

Авторы: Рощинский, Титов, Титова

ZIP архив

Текст

(57) Изобретение относитс лительной технике и может пользовано в арифметическ ствах ЭВМ и устройствах о цифровой информации. Цель ния - расширение области Сумматор-вычитатель содер ты И 1-6, элементы ИЛИ 7- ты ИСКЛЮЧАЮЩЕЕ ИЛИ 10, 11 12, 13, входы и выходы ус Последовательный сумматор реализован по структуре с автомата Мура (последоват схемы). 1 ил. 4ощинский Циф- стеий М шины и с, 237 тво СССР /50, 1986, УММАТОР-ВЪ 17 б ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСКОМУ СВИДЕТЕЛЬПоследснательный сумматор-вычьга тель реализсвац по сэруктуре сицхронцсго автомата Мура (последовательцсстцой схемы), Первьй - шестой элемсцты И 1 - 6, первый 7 и второй 8 элементы ИЛ 11 образуют комбинационную 40 схему, которая формирует текущую 1 уцкццю возбуждения для элементов памяти, которыми являются первьй 12 и второй 13 триггеры, определяющих тскущее внутреннее состояние после дс вательцостцой схемы. Первьй 10 и второй 11 элементы ИСКЛЮЧЙОЩЕЕ ИЛИ и третий элемент ИЛИ 9 образуют комбинационную схему, формирующую текущее значение выходного бита в зависимости от значений текущих бит первого и второго операндов, поступающих на прямые и инверсные входы первого 14, 15 и второго 16,17 операндов соответственно и текущего внутреннего состояния схемы, определяемого первым 12 и вторым 13 триггерами. Седьмой-десятый элементы И 2730 служат для формирования в начале 55 Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ и устройствах обработки цифровой5 информации.Цель изобретения - расширение области применения.На чертеже изображена схема последовательного сумматора-вычитателя. 10Последовательный сумматор-вычитатель содержит первый - шестой элементы И 1-6, первый - третий элементы 11 ЛИ 7-9, первый 10 и второй 11 элементы ИСКЛЮЧА 10 ЩЕЕ ИЛИ, первый 12 и второй 13 триггеры, прямой 14 и инверсный 15 входы первого операнда, прямой 16 и инверсный 17 входы второго операнда, прямой 18 и инверсный 19 входы переноса иэ предыдущего разряда, прямой 20 и инверсный 21 входы заема иэ предыдущего Разряда, управляющий вход 22 сложения, управляющий вход 23 вычитания, вход 24 тактпрованця, вход 25 установки, выход 26 сумматора-вычитателя, седьмой - десятый элемецты И 27-30, пря - мой 3 ццверсцый 32 входы переноса из пр дыдущего устройства, прямой 33 и ццверсцый 34 входы элема из цредыду 30 ще"о устройства, прямой 35 и инверсць и 36 в шкоды перенос в следующее устройс гво, прямой 37 ц ццвс 1 рсцый 38 вы;оды лаем в следующее устройство. каждого цикла вычисления стимулирующих сигналов для принудительной предустановки триггеров 12,13 в зависимости от состояния сигналов переноса и заема из предыдущего каскада (предыдущего сумматора-вычитателя).Последовательньгй сумматор-вычитатель работает следующим образом.В начале каждого цикла вычисления на вход 25 установки поступает единичный импульс. В зависимости от состояния сигналов переноса и заема, которые поступают из предыдущего каскада соответственно на пары входов 31, 32 и 33, 34 (причем присутствие единичного потенциала сразу на двух прямых входах переноса и заема является запрещенной комбинацией), триггеры 12 и 13 устанавливаются в соответствующее (нулевое или единичное) состояние.Затем по прямому 14 и инверсному 15 входам первого операнда и прямому 16 и инверсному 17 входам второго операнда начинают последователъно поступать биты чисел соответственно первого (уменьшаемого) и второго (вычитаемого) слагаемых. Поступление каждого бита операндов сопровождается тактовыми сигналами, поступающими по входу 24 тактировация, при этом число тактовых импульсов, поступающих по входу 24 тактцровация, равняется разрядности операндов.Для наглядности описания положим, что в начале цикла вычисления выполняется операция сложения. В этом случае по управляющему входу 22 сложения поступает единичньй потенциал, а по управляющему входу 23 вычитания - нулевой потенциал, После прихода очередных бит операндов в зависимости от их значения и значения сигнала ца прямом входе 18 переноса, который поступает с прямого выхода первого триггера 12, ца выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 формируется выходной бит суммы. Комбинационная схема, образованная первьы - третьим элементами И 1-3 и первым элементом ИЛИ 7, формирует функцию возбуждения (сигнал лог. "0" или лог. "1) для первого триггера 12, С приходом тактового импульса по входу 24 тактирования значение сигнала с выхода первого элемента ИЛИ 7 переписывается в первый триггер 12. Им будет определяться внутреннее состояние устройства в следующем тактевычисления. Нд выходе второго элемента ИЛИ 8 цд нсс время выполнения операции сложения будет присутствовать сигнал лог. О , тдк кдк четвертыйи пятый 5 элемен гы И блокируются сигналом лаг. О с упрднляющего входа 23 вычитания, а шестой элемент И 6 закрыт нулевым потенциалом с прямого выхода второго триггера 13.После смены выполняемой операции, что определяется появлением сигнала лог, "О" на управляющем входе 22 сложения и сигнала лог. 1" на управляющем входе 23 вычитания, цд выходе первого элемента ИЛИ 7 генерируется сигнал лог. 1 функции возбуждения первого триггера 12 до тех пор, пока по прямому входу 14 первого апердцда поступают единичные биты умецьшаемо 20 го, а первый триггер 12 находится в единичном состоянии. Если же хотя бы 10 15 одно из указанных выше услоний не выполняется или поступает единичный бит вычитаемого по прямому входу 16 второго операнда, то цд ныходе первого элемента ИЛИ 7 до каццд цикла вычисления будет генерироваться сигнал1л о г . О . Н а выходе второго элемента ИЛИ 8 сигнал функции в о з б ужде ц и я в т о 30 рого триггера 13 первый раз примет единичное значение н случае единичного бита на прямом входе 1 б второго операнда при цуленых значениях на прямом входе 1 ч первого операндд и прямом выходе первого триггера 12. После этого цикл вычисления продолжается с генерацией сигцалон на входе 20 заема. ственцо первого и второго элементовИЛИ, входы первого элемента ИЛИ соединены с выходами первого, второгои третьего элементов И, входы второго элемента ИЛИ соединены с выходамичетвертого, пятого и шестого элементов И, прямой вход первого операндасумматора-вычитателя подключен к первым входам первого элемента ИСКЛ 10 ЧАЮЩЕЕ ИЛИ 0 и первого и третьего элементов И, инверсный вход первогооперанда сумматора-нычитателя соединен с первыми входами четвертого 50 55 Формула изобретения 40Последовательный сумматор-вычитдтель, содержащий шесть элементов И, три элемента ИЛИ, два элемента ПСК 110- ЧАЮЩЕЕ ИЛИ и два триггера, П-входы которых подключены к выходам соотнет и шестого элементов И прямой вход втсраг о операнда сумматора-нычитдте - ля подключен к вторым нхаддм лергого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого, второго, четнертого и пятого зле ецтов И, инверсный вход второго операнда сумматорд-нычитдтеля соединен с вторыми входами третьего и шестого элементов И, прямои выход первого триггера соединен с первым входом третьего элемента ИЛИ и третьими нходами втсрого и третьего элементов И, ицверсцый выход первого триггера подключен к третьему входу четвертого элемента И, прямой выход второго триггера соединен с вторым входом третьего элемента ИЛИ и третьимивходдми пятого и шестого элементов И, инверсный выход второго триггера подключен к третьему входу первого элемента И, управляющий вход сложения сумматора-вычитателя подключен к четнертому входу первого элемента И и первому входу второго элемента И, управляющий вход вычитания сумматорд-нычитдтеля подключен к четвертому входу четвертого элемента И и первому входу плтога элемецтд И, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами первого элемента ИСКЛЮЧА 1 ОШЕЕ ИЛИ и третьего элемента ИЛИ, а выход лнллетсл выходом результата сумматора-нычитдтеля, тактовый вход катар го соединен с тактовыми входами триггеров, о тл и ч д ю щ и и с я тем, что, с целью расширения области применения, н него введены седьмой восьмой, девятый и десятый элементы И, первые входы которых подключены к входу установки сумматора-вычитателл, а нтсрые входы подключены соответстненно к прямому и инверсному входам переноса и прямому и инверсному входам заема сумматора-вычитателя, выхо.ы седьмого и восьмого элементов И подключены соотнетстнеццо к Б- и К-входам первого триггера, прямой и инверсный выходы которого лвляютсл соответственно прямым и инверсным выходами переноса сумматора-нычитдтеля а выходы девятого и десятого элементов И подключецы соответственно к Б- и К-входам второго триггера, прямой и инверсный выходы которого являются соответственно прямым и инверсным выходами заема суммдтара-вычитателя.

Смотреть

Заявка

4125127, 29.09.1986

СПЕЦИАЛЬНОЕ КОНСТРУКТОРСКО-ТЕХНОЛОГИЧЕСКОЕ БЮРО "МОДУЛЬ" ВИННИЦКОГО ПОЛИТЕХНИЧЕСКОГО ИНСТИТУТА

ТИТОВ СЕРГЕЙ ЛЕОНИДОВИЧ, РОЩИНСКИЙ ЮРИЙ ФЕДОРОВИЧ, ТИТОВА ЕЛЕНА НИКОЛАЕВНА

МПК / Метки

МПК: G06F 7/50

Метки: последовательный, сумматор-вычитатель

Опубликовано: 15.09.1988

Код ссылки

<a href="https://patents.su/3-1424009-posledovatelnyjj-summator-vychitatel.html" target="_blank" rel="follow" title="База патентов СССР">Последовательный сумматор-вычитатель</a>

Похожие патенты