Устройство для обработки цифровых данных

)4 СО О АНИЕ ИЗОБРЕТЕНИЯ ститут о СССР1966.СССР1985,(5ВЫХ БРАБОТКИ РОЙСТ О(5 втом мож тик быт ве в сп ьнтке уни ифровой елиро информа ванин ржными з двинных рйа ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельстВ 197281, кл. С 06 Р 7/50,Авторское свидетельствоВ 1200431, кл, Н 03 М 716 бретение относится к иислительной техник ользовано при разраб ы систем обработкиции, в частности при боты систем управлен еньями специалиэиров 801424008 ботов-манипуляторов. Цель изобретения - расширение функциональных возможностей эа счет подсуммнрования переноса из предыдущего разряда. С целью реализации функций полного сумматора устройство содержит с пятого повосьмой элементы памяти (ЭП) 5-8 соответственно и третий переключатель11, причем пятый, вестой и седьмойЭП образуют вторую цепь обратной связи, вход которой подключен к выходучетвертого ЭП 4, а выход - к первомуинформационному входу устройства,Кроме того, вход 48 записи, тактовый49 и эапрещающий 50 входы восьмогоЭП 8 соединены соответственно с первым 13, вторым 14 и вспомогательным41 тактовыми входами устройства, аразмыкающий 51 и переключающий 51 контакты переключателя 11 подключены соответственно к запрещающему входу 53первого ЭП 1 и выходу 54 восьмого ЭПИзобретение относится к автоматикеи вычислительной технике и может бытьиспользовано при разработке универсалъшх систем обработки цифровой информации, в частности при моделирова 5нии работы системы управления подвижными звеньями специализированных роботов-манипуляторов.Пель изобретения - расширение функ 1 Оциональных воэможностей путем подсуммирокания переноса из предыдущего разряда,Па чертеже представлена структурная схема устройства для обработкициФровых данных,Устройство для обработки цифровыхданных содержит восемь элементов 1-8памяти и трп переключателя 9-11, Тактокьй вход 12 первого элемента 1 памяти соединен с первым тактовым входом 13 устройства, второй тактовыйкход 14 которого подключен к тактокьгм входам 15-17 соответственно второго 2, третьего 3 и четвертого 4 эле ментов памяти, выход 18 первого элемента 1 памяти соединен с входом 19з,ппгсн второго элемента 2 памяти, сзг.цращающпм входом 20 третьего элемегга 3 памяти и переключающим контактом1 первого переключателя 9,30к.горой переключающий контакт 22 которого ггодключек к псркому тактовомувходу 3 устройств перкььй ннформациоккьй кход 23 которого соединен сэапреща.ощпм входом 24 гторого элемента г 1:-мяти, с входом 25 записи третьего элемента 3 памяти и первым входом26 записи четвертого элемента 4 памяти, второй вход 27 записи и запрещающий вход 28 которого подключены 40соогкетсткенно к первому 29 и второму30 размьгкащцм контактам первого переключателя 9 выходы 31 и 32 соответствснно кторого 2, третьего 3 элементов памяти соединены с выходом 33 45устройства и размыкающим контактом34 второго переключателя 10, замыкаощий 35 и переключающтгг 36 контактыкоторого подключены соответственнок выходу 37 четвертого 4 и входу 38 50записи первого элемента 1 памяти.Вход 39 записи и тактовый вход 40пятого элемента 5 памяти подключенысоответственно к выходу 37 четвертого элемента 4 памяти и вспомогательному тактовому входу 41 устройства,кхад 42 записи и тактовый вход 43шестого элемента 6 памяти соединены соответственно с выходом 44 пятогоэлемента 5 памяти и вторым тактовымвходом 14 устройства, вход 45 записии тактовый вход 46 седьмого элемента7 памяти подключены соответственно квыходу 47 шестого элемента 6 памятии к первому тактовому входу 13 устройства, вход 48 записи, тактовый 49и запрещающий 50 входы восьмого эпемента 8 соединены соответственно спервым 13, вторым 14 и вспомогательным 41 тактовыми входами устройства,размыкающий 51 и переключающий 52контакты третьего переключателя 11подключены соответственно к запрещающему входу 53 первого 1 и выходу 54восьмого 8 элементов памяти, а выходы 18 и 55 первого 1 и седьмого 7соответственно элементов памяти соединены с вторым 56 и первым 23 соответственно информационными входамиустройства,Элементы 1-8 памяти служат дляприема, хранения и выдачи в определенные моменты времени единицы (1 бита) информации, Если на вход записипоступает сигнал " 1", элемент памятизапоминает информацию путем переходав новое (единичное) состояние. Длинная информация может бьггь считана сэлемента памяти путем подачи сигналасчи;ывания на тактовый вход элементапамяти, При этом на его выходе появляется сигнал "1", а элемент памятивозвращается в исходное (нулевое) состояние.Если же в момент записи информациина запрещающий вход элемента памяти 1также подан сигнал, запись "1" в элемснт памяти не производится,При наличии двух входов записи изапрещающего входа элемент памяти может быть использован для реализации(на входе) логической операции И, приэтом входные переменные на входы записи и тактовый импульс на запрещающий вход элемента памяти подаются одновременно,При объединении выходов двух элементов памяти на их общем выходе реализуется логическая операция ИЛИ,Операция ИЛИ в устройстве реализована также на одном элементе (элементе 5) памяти. Входные переменныеподаются на один и тот же вход 39элемента, но в разные моменты вреыени, При считывании информации с данного элемента на его выходе 44 появ 142400835где С - частичная сумма, образуоща/4ягя при сложении двух разрядов Х, и У, слагаемых,ляется сигнал, соответствующий логической сумме входных перемеццых,Устройство для обработки цифровыхданньх работает следующим образом.В режиме работы "Полный сумматор"замыкаются контакты 21,29 и 22,30 пе-/реключателя 9, контакты 34,36 переключателя 10 и контакты 51,52 переклочателя 11, 1 ОПеред суммированием в момент времени все элементы 1-8 памяти устанавливаются в исходное (нулевое) состояние (для простоты схема установки110" не показана).В момент времени 1 на тактовыйвход 13 устройства подается импульспервого такта, на тактовый вход 41импульс вспомогательного такта, а наинформационные входы 23 и 56 устрой 20ства - сигналы, соответствующие разрядам Хи У; слагаемых (.=1,2,3 п)(в устройстве "1" представляется наличием, а "О" - отсутствием сигнала),Если Х=1, то в элемент 3 памятизаписывается "1" и запрещается записьинформации в элемент 2 памяти. ЕслиУ" =1, то в элемент 2 памяти записы 11 11в ае т ся 1 , а з апис ь информации в элемент 3 запрещается . Если Х = У = 1 то1 С Э 30запись ифорлации в элементы 2,3 памяТи не происходит.Лействие каждого сигцала Х; =1 иУ; =1 в;отдельности ца входах 26,27элемента 4 памяти выбрано меыпмдействия тактового сгнала на еговходе 28, поэтому запись информации вданный элемент производится лишь приХ =У =1 (происходит превышение порога,устанавливаемого сигналом запрета).40Записи "1" в элемент 8 памяти поего входу 48 при сне происходитвследствие того, что на его запрещающем входе 50 присутствует импульстакта Е, Кроме того, так как исходкое состояние элементов 1,5/7 памяти соответствует "О" при С, сигналы на их выходах отсутствуют,В момент времени , ца вход 14устройства подается импульс второго 50такта, считывающий информацпо с элементов 2-4, 6,8 памяти, при этом наобщем выходе элементов 2,3 памяти реализуется логическая операция55/ /,Значение С/ записывается при в элемент 1 памяти по его входу 38. На выходе 37 элемента 4 памяти появляется сигнал, соответствующий/ П= Х,У,где П, - частичный перенос, образующийся при сложении двух разрядов Х; и У, слагаемых,/Значение П, записывается привэлемент 5 памяти по его входу 39.При этом сигналы на выходах 47,54 элементов 6,8 памяти отсутствуют,В новом такте (такте Т) с пода//чей импульса на вход 13 устройства(на входе 41 тактовый импульс приэтом отсутствует) происходит считывание инд/ормации с элемента 17 памяти и запись " 1" в элемент 8 памяти,При этом на выходе 18 элемента 1 памяти появляется сигнал С, поступающий на входы 19,20,27 элементов 2-4памяти, а ца выходе 55 элемента 7 памяти появляется сигнал П- переносаот сложения предыдущих разрядов Х,и У; , поступающий на входы 24-26элементов 2-4 памяти (в данном случаеХ;, =У =П =О).В новом такте (такте 11 ) с подачей импульса ца вход 14 устройствапроисходит считывание информации сэлементов 2-4, 6, 8 памяти, при этомна общем выходе элементов 2,3 памятиреализуется логическая операциягде С, - результат сложения (сумма)разрядов Х; и У, слагаемых,Значение С, поступает в момент на выход 33 устройства, но запись его в элемент 1 памяти при этом не происходит, так как на его входе 53 присутствует запрещающий сигнал, считанньп с элемента 8 памяти.При " на выходе 37 элемента 4 памяти появляется также сигнал, соот-" ветствующий/где П; - частичьп перенос, образованный при сложе значения частичной суммы со значением переноса из предыдущего (.-1)-го разряда.( /Значение Д, записывается при в элемент 5 памяти по его ходу 39,при этом сигнал ца выходе 47 элемента 6 памяти отсутствует,В следующем такте (тдкте С, ) вновь происходит подача тактовых импульсов на входы 13,41 устройства и подача5 значений Х,и У;,ца входы 23,56 устройства, В результате значение Х , поступает на входы 24-26 элемен 2 4, значение У, - на входы 20 19,27 элементов 2-4, а ца выходе 44 элемента 5 появляется сигнал, соот- ветствующий= П,г;е П, - значение переноса в следующий (з.+1)-й (старший) разряд, появляощийся в реэультдте сложения разрядов Х;У, слдгдемьх,l1 пэ 1 эне П, здписывается при ьи лс:.ецт 6 памяти по его входу 42,црц этом эдпцсь "1" п элемент 8 памяти от ут.тпует пследстцце наличия запрещ 1 ощсго цттульсд цд его входе 50,В лсдующсм такте ( ) происходитфлорт,эпдьцо ц цдлд С -"Х, У,;, ++р1д Обцеь п Оде э п ав цт ОВтл; т 1 ЭДЧЦ. 1(ат.РОГО ЗДПЦСЫ 30пд т: и элеь.т 1 дмцтп формирова/ц- г:1 Г =Х, У 1 д выходе 37э,.1 .тд1 млтц э цд 111 е. которогоэд;1;.1 пдетс п эеьецт 5 дт ипо 1 з 1 псь эаения Г 1 з элемента 6г, 1:(лецт 7 пдятц (цд ьходе 54 эле- З 5метд 8 пдмт сцгдл осут"тпует),ГВледущс тлктй (Т ) тдктопьцмпул"с п(дается только ца вход 13устр 1 стп 1 п результате чего происходит с 11 тывдцие ицормацьи с элемец- Отоп 1,7 памяти ц запись " 1" в элемент8 пдмти, Вд выходе 18 элемента 1 появляется сигнал С поступающи цдвходы 19,20,27 элементов 2-4 ца пьходе 55 элемента 7 появляется си цдл1 поступающий ца входы 2 -26 элемент(п 2-4,В следуоций момент (такт Ь ) с пода ей импульса нд вход 14 устройствапроисходит считывание информации с 50элементов 2-4,6,8 памятиР результате цд общем выходе элементов 2,3 памяти редлиэуется сигнал Г: =С, Г 1 ++СП. , записываемый в элемент 1 памяти на выходе 37 элемента 4 памяти 55реализуется сигнал П", =С, П эаисывемьй в элемент 5 памяти, на выходе 54 элемента 8 памяти появляетсяггндл "1", запрещающий запись зцаче 1424008ция С;+, в элемент 1 памяти, на выходе 47 элемента 6 памяти при этом присутствует сигнал "0".IВ новом такте (такте С ) с поступлением тактовых импульсов на входы13,41 происходит считывание значенияФП;, =П 1 + О, , с элемента 5 памяти иподача значений Х,У, на информационные входы 23,56 устройства, Вдальнейшем работа устройства аналогична описанной вышее.Если после появления на выходе 33устройства сигнала С ца элементе 515 памяти сформировалось значение 1 =1то оно последующими тактовыми импульсами продвигается через элементы 6,7,8 памяти и с выхода 32 элемента 3 памяти поступает на выход 33 устройства вкачестве старшегоразряда С,1 суммы,т. е. устройство правильно работает прилюбых значениях Х, У П;-При работе устройства в режиме"Полусумматор" замыкаются контакты21,29 и 22,30 переключателя 9, контакты 35,36 переключателя 10 и раэмыкаотся контакты 51,52 переключателя11, при этом устройство осуществляет сложение двоичного кода с "1" младщего разряда. Последняя одается навход 56 устройства в момент с одновременно с первым разрядом двоичногокода поступающим ца вход 23 устройства, В такте , ца выходе 33 устройства появляется сигнал представляющий собой результат сложения двухразрядов, , с пьс(ода 37 элемента 4памяти цд вход 38 элемента 1 памятипоступает сцгцал переноса от сложения укаэанных разрядов, который в последующих тактах складывается с очередцьм разрядом двоичного кода, ит,д,Тактовый вход 41 устройства приработе его и режиме Полусумматорце испо;ьэуется,Дчя работы устройства в режимеДвоицьй код -код Грея достаточнозамкнуть контакты 35,36 переключателя 10 и разомкнуть контакты 21,29 и230 переключателя 9 и контакты 51,52 цереклочателя 11, при этом входы41,56 у тройства це используются, аца вход 23 при каждом такте с подаются разряды преобразуемого двоичного кода (старшими разрядами вперед).Каждый разряд двоичного кода запоминается в элементе 4 памяти, затем втакте г переписывается в элемент 1памяти для последующего сложения с1424008 Составитель. М.Есенина Техред М.Ходанич КорректоР С,Шекмар Редактор А,Маковская Заказ 4688/51 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 очередным разрядом двоичного кода, поступающим на вход 23 устройства. Разряды кода Грея (старшим разрядом вперед) снимаются при каждом такте с выхода 33 устройства.Для обратного преобразования кода Грея в двоичный код достаточно замкнуть контакты 34,36 переключателя 10 и разомкнуть контакты 21,29 и 22, 30 переключателя 9 и контакты 51,52 переключателя 11. При этом входы 4 1, 56 устройства также не используются, а на вход 23 при каждом такте С подаются разряды преобразуемого кода Грея (старшим разрядом вперед)При каждом такте й с вьмода 33 устройства снимается очередной разряд двоичного кода, который благодаря обратной связи также запоминается в элементе20 1 памяти, В следующем такте Т осуществляется сложение его со следующим разрядом кода Грея на элементах 2,3 памяти и т.д. 25формула изобретения Устройство для обработки цифровых данньм, содержащее четыре элемента памяти и первый и второй переключатели, причем тактовый вход первого элемента памяти соединен с первым тактовым входом устройства, второй тактовый вход которого подключен к тактовым входам второго, третьего и четвертого элементов памяти, выход пер вого элемента памяти соединен с входом записи второго элемента памяти, с запрещающим входом третьего элемента памяти и первым переключающим контактом первого переключателя, второй 40 переключающий контакт которого подключен к первому тактовому входу устройства, первый информационный вход которого соединен с запрещающим входом второго элемента памяти, с входом 45 записи третьего элемента памяти и первым входом записи четвертого элемента памяти, второй вход записи и запрещающий вход которого подключены соответственно к первому и второму размыкающим контактам первого переключателя, выходы второго и третьего элементов памяти соединены с выходомустройства и раэмыкающим контактомвторого переключателя, замыкающий ипереключающий контакты которого подключены соответственно к выходу четвертого и входу записи первого элементов памяти, о т л и ч а ю щ ее с я тем, что, с целью расширенияфункциональных возможностей за счетвозможности подсуммирования переносаиз предыдущего разряда, оно содержитпятый элемент памяти, вход записи итактовый вход которого подключены соответственно к выходу четвертогоэлемента памяти и вспомогательномутактовому входу устройства, шестойэлемент памяти, вход записи и тактовый вход которого соединены соответственно с выходом пятого элемента памяти и вторым тактовым входом устройства, седьмой элемент памяти, входзаписи и тактовый вход которого подключены соответственно к выходу шестого элемента памяти и первому тактовому входу устройства, восьмой элемент памяти, вход записи, тактовый изапрещающий входы которого соединенысоответственно с первым, вторым ивспомогательным тактовым входами устройства, и третий переключатель, размыкающий и переключающий контактыкоторого подключены соответственно кзапрещающему входу первого и выходувосьмого элементов памяти, а вьмодыпервого и седьмого элементов памятисоединены соответственно с вторым ипервым информационными входами устройства,