Матричный сумматор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (1 1) 4 С 06 Р 7/50, 1100 ИСАНИЕ ИЗОБРЕТЕНИ тво СССР 1978. о СССР О, 1986.еов оил. сс ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) .Изобретение относится к области вычислительной техники и позволяет повысить надежность путем сообщения устройству свойства отказоустойчивости и повысить достоверность обработки информации путем осуществления контроля правильности выполне/ ния операций. Цель изобретения - упрощение сумматора. Матричный сумматор содержит восемь коммутаторов 1, 2, 3, 4, 5, 6, 29, 31, шесть групп элементов ИЛИ 7, 8, 1 О, 30, 12, 13, блок элементов И 11, два органа контроля 14, 28, блок управления 50, логический блок 32, шесть регистров15, 16, 17, 18, 19, 20, четыре элемента ИЛИ 33, 34, 21, 27, элементНЕ 22, четыре элемента И 23, 24, 25,26, При фиксации органом контроляна выходе матричного сумматора вкодах суммы Е и переноса Р ошибокБ-аили Б-а, возникающих поддействием физических отказов элементов сумматора, исходные операнды Хи У представляются в виде (Х+1)п)одЧ,где Ч - основание системы счислений,и (У)п)одЧ. После этого производится их сложение, но уже с задействованием не тех, что в первом цикле,элементов сумматора. Если и на этотраз на выходе сумматора получатсяискаженные коды Х и Р, то операндыХ и У представляются в виде (Х ++ 2)п)одо и (У)п)одЧ и т.д. Изменние представления входных операндХ и У производится до тех пор, ика на выходах сумматора не будутполучены неискаженные коды Х и Р,+1 с 1 + Х,1, Ю элементов ИЛИ 7, 8по с 1 входов Х(,с 1), 1 вь(ходов переключдтельными 1 джддя гр уппа имеет три группы Х Х 1 (1 = 1,1, И ОПИС 1 ДЕТСя Функциями50 1 = Х чХ Х,у=хЛ х,Изобретение относится к вычисли-тельной технике и может быть использовано в управляющих 11 ВМ объектов,к которым предъявляются повышенныетребования к достоверности переработки информации,ель изобретения - упрощение сумматора,На фиг. 1 представлена структурная схема матричного сумматора; нафиг. 2 - временная диаграмма егоработы, на Фиг. 3 - граф состоянийблока управления сумматором, наФиг. 4 - функциональная электрическая схема блока управления (вариантвозможной технической реализации) .111 три 11(ый сумматор (фиг1) содержит коммутаторы 1 - 6, группыопментов ИЛИ 7, 8, группу элементовИ 9, группу элементов ИЛИ 10, блок11 элементов И, группу элементовИЛИ 12, 13, орган контроля 14, регистрь 1 15 - 20, элемент ИЛИ 21, элемент НЕ 22, элементы И 23 - 26,элемент ИЛИ 27, орган контроля 28,коммутатор 29, группу элементовИЛИ 30, коммутатор 31, логическийблок 32, элементы ИЛИ 33, 34, информд(п(онные ходы 35, 36 сумматора,ыхолы 37 - 41 блока управления,ход 42 начальной установки, выходы4:3, 44 результата, информационные1 х;1 и 45 - 49 блока 50 управления,хсд 51 пуска сумматора, вход 52сбгосд сумматора, синхровход 53 сумматора, ыходы 54, 55 управленияблс 1 кд управления,1(оммутдтор 2 имеет (с 1 - 1), гдес 1 - Ослодие системы счисления, инчФормдцио 1 ы(1 вход Х ( 1 = 1 2Ч - 1), управляющий вход 1), (с 1 - 1)ыход 1; и описывается переключдтель 11 ЫМИ ф г 11 К ЦИ Я МИ Группа элементов И 9 имеет две группы по с 1 входов Х;, Х 2 (2 - ,1), с 1 выходов у и описывается переключательными функциями Группа элементов ИЛИ 12 имеет 1 групп по 3 входов Х(1 (3 = 19 2 = 11) 1 выходов Уц (рф = 1 1) и описывается переключательными функциямиу: (Л 7 О, Х;, )Хд Х .е аагде Х. и Х определены для не- четных,и удовлетворяют неравенству е Группа элементов ИЛИ 30 имеет две40 группы по два входа Х;(, Х, (11, 2), два ныхода У 2 и описываетсяпереключательными функциями Группа элементон И 9 имеет двегруппы по 1 входов Х, , Х 2 (2 = 1,1), с 1 выходов У, и описынаетсяпереключательными функциями Блок 10 элементов И имеет 1 входов Х ( = 1,Ч), (Ч) группу по вЫходов Уса ( с( = 133 1 ус 1г(,(24010 Х: (Х + У)п 1 од 4 3 3 14Органы контроля 14, 28 имеют по две группы входов Х,Х 1 (1 = 1,, с 1 3 = 1, 2), выход У и описываются переключятельными функциями Ч - Ф-Р 9У = м (х, Л х ,1)У(л х;1)1,Ч(хЛ ХЖ(ХА х,) Комбинационная схема 32 имеет три группы по два входа Х;, Х, Х, (1 = 1, 2), двя выхода У 1и описывается переключятельными функ- циями У = (х Л ха Лх, )н(х, Л хЛА х)МХЛ ХЛХ,)у, = (хЛх х, )ч(ХАХЛХ,)ЧИХАХ,ЛХ)н(хЛХЛ х) Матричный сумматор функционирует в двух режимах: первый режим имеет место при отсутствии в матричном сумматоре отказов элементов или отсутствии их влияния на искажение выходной информации сумматора при данных входных наборах, а второй режим - при фиксации на выходе сумматора логической ошибки Я-яили 8-апри данных входных наборах. Работа матричного сумматора в каждом из этих режимов поясняется с помощью временной диаграммы, представленной на фиг. 2.Управление матричным сумматором осуществляет блок 50 управления, построенный на основе регистров с перемещаемыми единицами. Граф переходов состояний блока приведен на фиг, 3, где А , А , А .А (1 = 1, 2, 3, 3 = 2, , с 1 + 1) - состояния блока, а на лугах указаны условия переходов, причем обозначения, принятые на графе, соответствуют обозначениям на Фиг. 4, ца которой приведен один из возможных вариантов конкретной реализации блока 50.Данный блок 50 содержит 3(с 1 + 1) РС-триггера. функции возбуждения блока 50, как это иокязяцо ця Фиг, 4, построены на логических элементах 6 НЕ, ЗИ, З-ЗИ-ИЛИ, 4-2 И, (9 - 1) 1 ЛИ2(с 1 - 1)-2 И, (с 1 + 2)-2 И-ИЛИ, (91) -ЗИЛИ, 3-(с 1 - 1) ИЛИ и (с 1 - 2)элементах 3-2 И-ИЛИ.Рассмотрим работу матричного сумматора, например, для с 1 = 4, Х = 3и У = 0 в первом режиме, а именнопри отсутствии в нем физических от казов элементов или отсутствии ихвлияния на искажение выходной информации сумматора,Одновременно с поступлением наинформационные входы 35 и 36 сумма тора операндов Х и , представленныхв колах с позиционным представлениемцифр системы счислений (ня временнойдиаграмме фиг, 2 данным кодам соответствуют сигналы Х 4 и , ця входе 20 51 блока 50 управления Формируетсясигнал Пуск , под воздействием которого блок 50 формирует сигнал Пна вход 38 сумматора. Данный сигналс входа 38 открывает через элементы 25 ИЛИ 33, 34 входные коммутаторы 3, 5.В результате этого коды операндовХ = 5 и У = 0 поступают через узлыэлементов ИЛИ 7 и 8 на узлы элементоцИЛИ 10 и элементов И 9.30 Коммутация кодов операндов Х и Уня узлы 10 и 9 приводит к тому, что ня входах узла элементов ИЛИ 12 формируется сигнал 71 который соответЗ 5 ствует сумме О а на вьходах узла элементов ИЛИ 13сигнал Р перенося Р = О,Данные сигналы (коды) анализируют.ся органом контроля 14. Тяк как всоответствии с нашим допущением о выборе режима функционирования матричного сумматора коды 2 и Р це имеютлогических ошибок, то орган контроля14 снимает со своего выхода сигналС ошибки (фиг, 2), Отсутствие данногосигналя С ошибки приводит к появле нию сигнала Н на выходе 48 матричного сумматора и к записи в регистры15 и 18 кодов суммы 7. = 3 и переносаР = О. После данной записи коды 7. иР вновь контролиръются код Р поступает на орган контрля 28 чсрез открытый коммутатор 29 ц группу элементов ИЛИ 30. При отсутствии в кодах7. и Р, поступивших ня выхоц 43 и 441424010 мдтричцого суммдторд, логическихосбок 8-аили 8-асигнал ошибкицд выход 49 не поступает и блок 50упрдвлецця формирует нд выходе 54 сигслс успешного окончания операции, Вэтом случае, если в результате записи в цыходцые регистры 15 и 18 в кодах 7. и Р возникает ошибка одной иэкатегорий 8-аили Б-а, то сигнал 10ошссбки Ь с выхода 43 сумматора приводит к соявлению сигнала на выходе 55 блокд 50 управления, Наличие сиг( цдл цл пдццом выходе свидетельствует об отклзе матричного сумматора и 15 Гдссм трсм работу матричного сум мдторд с тором режиме, а именно при фи. с дсс ор гл цом контроля 14 ошибки одсой сс:с кдтегорий Б-аили Б-а д. 7, ли Р при поступлении на ин ил сосссс входы 35 и 36 кодов 25 Х - 3 с У = О.Ссцлл С с,хода органа контроля 1; рс с элемент 11 Е 22 закрывает -с;.т 1 23, В этом случае сигнал Чс д цыхсд. 48 це 1 ср",сссруется, на 30 чт,( 50 урдсз.есл отвечает выр; соткой пгцд:л О цд вход 39 и сигнала 11 ид п(эрвсвход группы управляющих цхоои 37.11 дсс(с.сс сигнал 1 открывает 35 к мутстсры 3 ц 6, что прсиодпт к 1 срэс;ссцд цыхопдх узлов элемент" г 111 И 12, 13 кодов,Х + 1) спэс 1 с 1 = О,2 = (Х + 2)сос 14=1,иРф =1 1 = 1 45 Пус ь в данных кодах 2 ц и Рошибки Б-аи Б-аотсутствуют,Тогда орган контроля 14 формирует навыходе 47 сигнал Ч, блок 50 управления - сигнал 11 на вход 0 и сигнал М нд второй вход группы управлякоих входов 37. При этом сигнал Чзаписывает код 2в регистр 16 код(УР - в регистр 19, а на выходахэлементов ИЛИ 12 и 13 формируются 55 колы соответственно цецозможцости получения на его выходдх цсискдженного результата при дансх цходссых наборах ,кодах Х = 3 иУ01. Нл вр мецой дидгрдмме (фиг. 2) ддцишч коллм соответствуют сигцаль 2 и РПоско ську в этом сиучде при формировдции кодов 2 и Р передача сигндлов ос ществляется не по тем цепям, то в первом цикле формирования кодов 7. ц Г, а по другим, то при этом происходит исключение влияния цд склжение выходной информации суммдторд фиэческих отказов, проявившихся в первом цикле.( сПусть в данных кодах 2 и Р ошибки Я-аи 8-аотсутствуют, Тогда оргдн контроля 14 формирует на выхо-,е 47 сигнал Ч д блок 50 управл ция - сигцдл 11 цд вход 40 и сигнал И,с ца первый вход управляющихвходов 37. Под действием сигнала Чу(а код Р - в регистр 19,Управляющий сигнал Бз открываеткоммутаторы 2 и 5. При этом коммутатор 2 коммутирует сигнал 11 со своего первого входа на третий выход,что равносильно преобразованию кода"1" в код "3"В результате данной коммутации навыходах узлов элементов ИЛИ 12 и 13формируются коды соответственно: 2 = (У + 3)во 24 = (У - 1)шос 14=3и Р = 1 На временной диаграмме (фиг. 2) данным кодам соответств(ют сигналы 7. и РПусть в связи с наличием в матричном сумматоре физических отказов сигнал 2 не формируется. Тогда на выходе органа контроля 14 будет получен сигнал С ошибки, а на выходе 46 сигнал с будет отсутствовать, При этом сигнал С ошибки сбрасывает все триггеры 15-20, блок 50 управления вырабатывает сигнал 1 на второй вход группы входов 37 и сигнал Б на вход 39. Таким образом, в следующем цикле работы сумматора на выходах групп элементов ИЛИ 12, 13 формируются коды соответственно; Нд временной диаграмме фиг, 2 данным кодам соответствуют сигналы 2л ц Р 2 = (У + 2)тос 14 = (у - 2)пос 14 2,Р = 12401 0 35 40 45 50 Коды 2 и Р, поступающие на выходы 43 и 44 матричного сумматора, анализируются органом контроля 28. При этом блок 50 управления Формирует сигнал успешного окончания операции на выходе 54 в том случае, если в блок 50 управления поступает сигнал с выхода 45 и сигнал ошибки Ь на выходе 49 отсутствует, В противном случае (если на выходе 49 есть сигнал ошибки) блок 50 управления формирует сигнал на выходе 55, что свидетельствует об отказе матричного сумматора и невозможности получения на его выходах неискаженного результата при данном входном наборе. Сигнал на выходе 55 блока 50 управления формируется также в том случае, если орган контроля 14 Фиксирует ошибку Б-аили Б-а9 раз, т.е, при на 55 7 14На временной диаграмме (Фиг. 2) данным кодам соответствуют сигналы 2 иР,/У /УПусть в кодах 2 и Р ошибки 8 -аи 5 -аотсутствуют. Тогда орган контроля 14 формирует сигнал Чз на выходе 46, который записывает коды 2 и Р 1 У в регистры 17 и 20, а блок 50 управления формирует сигналы Н на вход 41.Управляющий сигнал Б 4 открывает коммутаторы 1 и 4. При этом на выходы узлов элементов ИЛИ 12 и 13 поступают коды,2 = 20 + 2 = (Х + 2)тпод 4 +У1 У+ (У - 2)шос 4 = (Х + У)тпод 4 = 3,УР = 0 На временной диаграмме (фиг. 2) данным кодам соответствуют сигналыЕсли в этих кодах 2 и Р ошибки Я-аи Я-аотсутствуют, то сигналч у Ч 4 записывает коды 2 и Р в регистры 15 и 18 и сообщает автомату управления (50) о завершении формирования в матричном сумматоре суммы 2.Формирование кода переноса Р производится логическим блоком 32, который на основе анализа кодов Р , Р , Р , хранимых в регистрах 19,У20, 18, присваивает ему значение в соответствии со следующим выражением; 5 10 15 20 25 30 1 личии сигнала Ь 1 на любом входе группы вх 1 дов 37.Таким образом, введенные функциональные элементы и их связи позволяют получить неискаженный код суммына выходах матричного сумматора приналичии в нем не менее одного отказа.Это обеспечивается за счет измененияна входах 37 управляющего операнда,что равносильно изменению представления операндов Х и У,Данное изменение представленияоперандов Х и У приводит к задействованию после каждого подобного изменения других элементов и шин сумматора, а следовательно, к парированию их отказов,Как показывают результаты анализаданного технического репения, среднее число отказов в данном сумматоре, после которого последний считается неработоспособным, для 9 = 2равно 5 при потенциально возможномчисле отказов в самом сумматоре 33,для 9 = 4 равно 12 при потенциальновозможном числе отказов в самом сумматоре 66, для и = 6 равно 19 припотенциально возможном числе отказовв самом сумматоре 103, для 9 = 8равно 26 при потенциально возможномчисле отказов в самом сумматоре 144. Фор мула из обре тения Матричный сумматор, содержащий восемь коммутаторов шесть групп элементов ИЛИ, первый орган контроля, блок элементов И, элемент НЕ, четыре элемента И, блок управления, два элемента ИЛИ, группу элементов И, причем тактовый вход блока управления соединен с тактовым входом сумматора, а первый его выход соединен с первым входом первого элемента И и входом управления первого коммутатора, первый информационный вход сумматора соединен с информационным входом второго коммутатора, вход управления которого соединен с выходом первого элемента ИЛИ, второй информационный вход сумматора соединен с информационным входом третьего коммутатора, вход управления которого соединен с выходом второго элемента ИЛИ, первый и второй входы элементов ИЛИ первой группы соединенысоответственно с выхолаи 1 первого ивторого коммутаторов, первый и второйвходы элемцтов ИЛ второй группысоедццецы соответственно с выходами 10 15 20 25 30 ция первого и седьмого коммутаторов,ицформлццоццьй вход которого соедицец с ццформлциоццым входом пятого коммутлтсрл и выходом первого регистрл, вход начальной установки которого соединен с входамц начальной установки второго, третьего, четвертого, пятого, шестого регистров ивыходом третьего элемента ИЛИ, первый вход которого соединен с входомцлчлльцой установки сумматора, входыразрешения записи первого, второгорегистров соединены с выходом четвертого элемента ИЛИ, первый входкоторого соединен с выходом первогоэлемента И и первым информационнымвходом блока управления, второй информационный вход которого соединенс вторым входом четвертого элементаИЛИ и выходом второго элемента И,второй вход которого соединен с вторым выходом блока управления, первы 45 50 55 третьего и четвертого коммутаторов,выходы элементов ИЛИ первой группысоединены соответс твецно с первымивходами элементов ИЛИ третьей группыи элементов И группы, вьходы элементов И; второй группы соединены соответствеццо с вторыми входами элементов 1 Б третьей группы и элементов Игруппы, выходы элементов И группысоединены с первыми входами элементов 1 ЛИ четвертой группы и первымивходлми элементов ИЛИ пятой группы,вторые входы которых соединены соответственно с вторыми входами элементов 1.1 четвертой группы и выходомблок; элемецтс в И, вход которогосоединен с ляходами элементов ИЛИтретьей группы, выход элемента НЕсоепццец с первьгм входом второгоэлемента И, выход пятого коммутаторасоединен с ервыми входами элементовИЛИ шестой группы, выходы которойсоедццецы с входлми первой группыпервого орглцл контроля и первым выходом результата сумматора, второйвыход результата сумматора соединенс вх.длми второй группы первого орглцл контроля, о т л и ч л ю щ и йс я тем, что, с целью упрощения,суммлтор дополнительно содержит дваэлемецтл ИЛ 11, второй орган контроля,шесть регистров, логический блок,причем вход управления шестого коммутлторл соединен с входами упрлвлеми входами первого и второг о элементов ИЛИ и входом управления пятого коммутатора, выход элемента НЕ соединец с вторым входом первого элемента И и с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И соединен с третьим выходом блока управления, входом управления восьмого коммутатора и вторым входом второго элемента ИЛИ, четвертый выход блока управления соединен с вторым входом четвертого элемента И, вторым входом первого элемента ИЛИ и входом управления четвертого коммутатора, третий и четвертый информационные входы блокл управления соединены соответственно с выходами третьего и четвертого элементов И, второй вход третьего элемента ИЛИ соединен с входом элемента НГ и выходом второго органа контроля, входы первой группы которого соединены соответственно с информационными входами первого, третьего, четвертого регистров и выходами элементов ИЛИ четвертой группы, входы второй группы второго органа контроля соединены соответственно с выходами элементов ИЛИ пятой группы, информационными входами второго, пятого и шестого регистров, выход третьего элемента И соединен с входами раз решения записи шестого и третьего регистров, выход четвертого элемента И соединен с входами разрешения записи пятого и четвертого регистров, информационные входы четвертого и восьмого коммутаторов соединены с пятым выходом блока управления, пятый информационный вход которого соединен с вьходом первого органа контроля, выход второго регистра соединен с вторым выходом результата сумматора, выходы пятого и шестого регистров соединены соответственно с информационными входами первого й шестого коммутаторов, выходы седьмого коммутатора, четвертого и третьего регистров соединены соответственно с первым, вторым, третьим информационными входами логического блока, выходы которого соединены соответственно с вторыми входами элементов ИЛИ шестой группы, выходы которых соединены соответственно с входами первой группы первого органа контроля, выходы восьмого и шестого коммутаторов соединены с третьими входа э142401011ми элементов ИЛ 11 соответственно первой и второй групп, первый и второйвыходы управления сумматора соединены соответственно с шестым и седьмым выходами блока управления, входы сброса и пуска которого соединены соответственно с входами сброса ипуска сумматора,1 42401 0 Ырос аг 5 Составитель М.Есенинадактор А.Маковская Техред М,Ходанич Корректор С. Чер Подп ого комитета СССР ений и открытийаушская наб.) д. Тираж 70 В 11 ИИПИ Государстве по делам изобре 035) Москва, Ж, аказ 4688/5 н Пр и в.лственно-полиграфическое предприятиег. Ужгор д, ул