Сумматор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН Р 7/50 К ЬСТ р 24С.Е.Калинин 983 84. к вычиссти ккой и л ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ ИСАНИЕ И ОРСКОМУ СВИДЕ(57) Изобретение относитсялительной технике, в частиустройствам для арифметиче ЯО 1406591 А 1 ТЕНИЯ /, д,Ргической обработки цифровой информации. Цель изобретения - расширениефункциональных возможностей сумматора за счет формирования функцийконъюнкции, отрицания конъюнкции,дизъюнкции, отрицания дизъюнкции,равнозначности, отрицания равнозначности, констант "0 и единицы. Сумматор содержит в каждом разряде элементы И-НЕ 1, ИЛИ-НЕ 2, ИСКЛЮЧАЮЩЕЕИЛИ 3, 4, элемент НЕ 5, ГЩП-транзисторы р-типа 8, 9, комплементарные пары МДП-транзисторов 6, 7, МДП-транзисторы и в ти 10, 11. 1 ил., 1 табл.Функция на выходе суммы Входы управления20 19 18 17 АЧВАОВСОПЯТ фАЛВ 1 1 0 О 1 1 0 1 1 1 1 0 1 1 1 1 0 0 О О 0 0 0 1 0 0 1 0 0 0 1 1 1 0 0 1 АЧВА ЮВсопзг фАЛВА+В+С Устройство работает следующим образом,При подаче на входы 19 и 20 управления лог, "1" МДП-транзисторы 8 и 9 закрываются, МДП-транзисторы 10 и 11 открываются, на входе 14 перел носа устанавливается значение лог, 0 Изобретение относится к вычислительной технике и может быть использовано для построения устройств арифметической и логической обработкицифровой информации.Цель изобретения - расширениефункциональных воэможностей путемформирования функций конъюнкции,дизъюнкции, отрицания равнозначности,константы нуля и константы единицы.На чертеже представлена функциональная схема сумматора,Сумматор содержит в каждом разрядеэлементыИ-НЕ 1, ИЛИ-НЕ 2, первый 3и второй 4 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ,элемент НЕ 5, комплементарную паруМДП-транзисторов 6 (генерации переноса), комплементарную пару МДП-транзисторов(передачи переноса), дваМДП -транзистора 8, 9 р-типа, дваМДП-транзистора 10, 11 п-типа, входы12, 13 первого и второго операндов,вход 14 и выход 15 переноса, выход16 суммы первый 17, второй 18, третий 19 и четвертый 20 входы управления режимом, шины 21, 22 питания инулевого потенциала.Набор функций, выполняемых устройством, и соответствующие коды управляющих сигналов представлены в таб.лице, где буквами А, В и С обозначены входы первого 12, второго 13 операндов и вход 14 переноса соответственно.120 25 30 так что второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 передает на выход 16 состояние выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 без изменений.При подаче на входы 17 и 18 управления лог, "0" на выходе элемента ИНЕ 1 устанавливается лог, "1". Первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 инвертирует значение выхода элемента ИЛИ-НЕ 2, выдавая на выход 16 функцию диэъюнкции входных операндов.При подаче на входы 17 и 18 управления лог. "1" и лог, "0" соответственно на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируется функция отрицания равнозначностиР = (АЛВ) Л (АЧВ) Ч (АЛВ) Л (АЧВ) (А Л В) Ч (АЛВ) экоторая передается на выход 16 без изменений.При подаче на входы 17 и 18 управления соответственно лог. "0" и лог, "1" выходы элементов И-НЕ 1 и ИЛИ-НЕ 2 устанавливаются в состояние лог. "1" н лог. "0" соответственно, так что первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 выдает на выход 16 значение константы лог. "1".При подаче на входы 17 и 18 управления лог, "1" на выходе элемента ИЛИ-НЕ 2 устанавливается лог. "0", и первый элемент ИСКЛОЧАЮЩЕЕ ИЛИ 3 35передает на выход 16 функцию отрицания конъюнкции входных операндов с выхода элемента И-НЕ 1.При подаче на входы 19 и 20 уп-.равления лог, "0" 1 ЯП-транзисторы 10 40 и 1 1 закрываются а МДП транзисторы8 и 9 открываются и устанавливают на входе 14 переноса значение лог."1", так что второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 передает на выход 16 уст ройства инверсию сигнала с выходапервого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3,При подаче на входы 19 и 20 управления соответственно лог, "0" и лог."1" МДП-транзисторы 8 и 10 открываются, 1 ЩП-транзисторы 9 и 11 закрываются, и при наличии на входах 17 и 18 управления лог. "1" и лог. "0" соответственно устройство функциони-рует как сумматор с шиной последова" тельного распространения переноса.При поступлении операндов А=В=1на выходах элементов И-НЕ 1 и ИЛИ-НЕ 2 формируется лог, "0", и комплементарная пара МДП-транзисторов 6 выда1406591 45 55Сумматор, содержащий в каждом разряде два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, элемент ИЛИ-НЕ, дваЩП-транзистора и-типа и первый МДПет на выход 15 переноса значение лог,"1", при этом лог. "0" с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 через элемент НЕ 5 выключает комплеменЧ 5тарную пару МДП-транзисторов 7 и настраивает второй элемент ИСКЛЮЧАЮЩЕЕИЛИ 4 на выдачу по выходу 16 логического значения с входа 14 йереноса.При поступлении операндов А=В=Она выходах элементов И-НЕ 1 и ИЛИ-НЕ2 формируется лог. "1", и комплементарная пара МДП-транзисторов 6 выдает на выход 15 переноса значение лог,0, при этом остальные узлы устройства функционируют аналогично случаю А=В=1.При поступлении операндов АФВ навыходах элементов И-НЕ 1 и ИЛИ-НЕ2 устанавливаются лог. " 1" и лог,"0" соответственно, комплементарнаяпара МДП-транзисторов 6 закрывается,и на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируется значениелог. "1", которое через элемент НЕ 255 открывает комплементарную паруМДП-транзисторов 7, а также настраивает второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ4 на выдачу по выходу 16 инверсии. логического значения с входа 14 пе- ЗОреноса.При подаче на входы 17 и 18 устройства любых других комбинаций управляющих сигналов арифметико-логические функции устройством не выпол 35няются, но электрические режимы работы узлов и элементов не нарушаются, так как хотя бы один МДП-транзистор комплементарной пары 6 постояннозакрыт. 40При подаче на входы 19 и 20 управления устройства соответственно лог." 1" и лог, "0" транзисторы 8 и 10закрываются, и при любой комбинацииуправляющих сигналов на входах 17 и18 устройства арифметико-логическиефункции им не выполняются, но электрические режимы работы узлов и элементов не нарушаются, так как в цепигенерации переноса будут отключеныисточники напряжения (питания и общий),Формула изобретения транзистор р-типа, причем входы данного разряда первого и второго операндов сумматора соединены соответственно с первыми и вторыми входамиэлементов И-НЕ, ИЛИ-НЕ данного разряда, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с затвором. первогоМДП-транзистора п-типа и с первымвходом второго элемента ИСКЛЮЧАЮЩЕЕИЛИ, второй вход которого соединенс входом переноса из предыдущего разряда сумматора и стоком первого МДПтранзистора п-типа, исток которогосоединен с вьходом переноса в следующий разряд сумматора, стоком первого МДП-транзистора р-типа и истокомвторого МДП-транзистора п-типа, затвор которого соединен с выходом элемента ИЛИ-НЕ, выход элемента И-НЕ соединен с затвором первого МДП-транзистора р-типа, выход данного разрядасуммы сумматора соединен с выходомвторого элемента ИСКЛЮЧАККЕЕ ИЛИ,о т л и ч а ю щ и й с я тем, что,с целью расширения функциональныхвозможностей за счет формированияфункций конъюнкции, дизъюнкции, отрицания равнозначности, константы нуляиконстанты единицы, в каждый раз-.ряд введены элемент НЕ, третий и четвертый МДП-транзисторы п-типа, второй,третий, четвертый МДП-транзисторыр-типа, причем первый и второй входыуправления режимом сумматора соединены с третьими входами соответственноэлементов И-НЕ, ИЛИ-НЕ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединенс входом элемента НЕ, исток первогоМДП-транзистора и-типа соединен с ис-.током второго МДП-транзистора р-типа,сток которого соединен со стоком первого МДП-транзистора п-типа и стокомтретьего МДП-транзистора р- и и-типаи истоком третьего МДП-транзисторап-типа, затвор второго МДП-транзистора р-типа соединен с выходом элемента НЕ, выходы элементов И-НЕ, ИЛИ-НЕсоединены соответственно с первым ивторым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход управлениярежимом сумматора соединен с затворомтретьего МДП-транзистора и-типа ичетвертого МДП-транзисторов р-типа,четвертый вход управления режимомсумматора соединен с затворами третьего МДП-транзистора р-типа и четвертого МДП-транзисторов п-,типа,сток четвертого МДП в транзисто и-ти1406591 Составитель М. ЕсенинаТехред М.Ходанич Корректор 0.КРавцова Редактор А,Маковская Тираж 704 Подписное ВИИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Заказ 3194/44 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 па соединен с шиной нулевого потенциала сумматора, а его исток - состоками второго и третьего МДП-транзисторов п-типа, шина питания сумматора соединена с истоком четвертогоМДП-транзистора р-типа, сток которого соединен с истоками первого и тре"тьего МДП-транзисторов р-типа.