Адаптируемый четверичный сумматор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 9) (И) О, 11/00 ННЫЙ КОМИТЕТ ССС ЗОБРЕТЕНИЙ И ОТИРЫ ГОСУД АРСТ ПО ДЕЛАМ ОПИСАНИЕ РЕТЕНИ АВТОРСКОМУ СВИДЕТЕПЬСТ(57) Изматике и ТВЕРИЧНЫЙ СУМТИР УЕМЬ относится к авто ельной технике и ете ычисли- Минск: Вторское св302, кл. 088.8)Г. Арифметические ивы цифровых автомаысшая школа, 1980,может быть использовано при разрботке надежных суммирующих узловработки цифровой информации. Цельизобретения - повышение надежностипутем обеспечения внутренней перенастройки устройства для сохраненияего работоспособности при наличии неисправности. Сумматор содержит блок7 суммирования, блок 1 элементов НЕ,входной и выходной коммутаторы 2, 9,первую и вторую группы элементовИ3, 1 О, группу элементов ИЛИ 4, триггер 5, блок 6 памяти тестов, блок 8анализа результатов тестирования, линию 11 задержки.э.п. ф-ли, Э ил,3 табл.Произв,-полигр. пр-тие, г. Ужгород, ул НИИПИ Заказ 4 1417 О 1 ираж 70430 Изобретение относится к автоматикеи вычислительной технике и может бытьиспользовано при разработке надежныхсуммирующих узлов обработки цифровойинформации.Цель изобретения - повышение надежности эа счет обеспечения внутреннейперестройки сумматора для сохраненияего работоспособности при наличии неисправности.На фиг.1 представлена функциональная схема адаптируемого четверичногосумматора; на фиг.2 - пример выполнения блока суммирования; на фиг.3 - 5функциональная схема блока анализарезультатов тестирования.Адаптируемый четверичный сумматорсодержит блок 1 элементов НЕ, входной,коммутатор 2, первую группу элементов 20И 3, группу элементов ИЛИ 4, триггер5, блок памяти 6 тестов, блок 7 суммирования, блок 8 анализа результатовтестирования, выходной коммутатор 9,вторую группу элементов И 10, линию 25задержки 11, первый, второй, третий,четвертый, пятый информационные входы12 - 16 сумматора, выходы 17 - 19результата сумматора, выход 20 признака неисправности сумматора, вход21 управления режимом, элементы НЕ22 - 25 группы, элементы И 26 - 43первой группы, элементы ИЛИ 44-61группы, элементы И 62-68 второй группы, с первого по девятый выходы 69 -77 блока анализа результатов тестирования, вход 78 управления блока анализа результатов тестирования, информационные входы 79-85 блока анализарезультатов .тестирования, информаци- щонные входы 86-94 блока суммирования,входы 95-103 настройки блока суммирования, выходы 104-110 блока суммирования,Блок суммирования содержитфиг.2 45двадцать два элемента РАВНОЗНАЧНОСТЬ111-132.Блок анализа результатов тестирования (фиг3) содержит семь сдвигающих регистров 133-139, семь схемсравнения 140-146, шестнадцать элементов И 147-162, восемь триггеров163-170, элемент ИЛИ 171, элементИ"НЕ 172, генератор тактовых импульсов 173, управляющий элемент И 174,триггер управления 175, счетчик 176,дешифратор 177, линию задержки 178.Устройство работает следующим образом. На информационные входы 12 - 16 поступает исходная информация хх х, х,х соответственно, причем х х являются старшими разрядами суммируемых операндов, х , х - младшими разрядами, а х - сигнал переноса из предыдущего четверичного разряда, Группа входных инверторов 1 предназначена для инвертирования входной информации (хх ,х,х ). Указаннаяъф хэ,х ), поступает соответственно на информационные входы входного коммутатора 2 и на первые входы элементов И 26 - 34 первой группы.Входной коммутатор 2 предназначен для коммутации входной информации на входы блока суммирования 7 (через первую группу элементов И и группу элементов ИЛИ) в зависимости от выявленного состояния блока суммирования по результатам его тестирования (по информации, поступившей на входы управления от блока анализа результатов тестирования 8).Первая группа элементов 3 представляет собой 18 двухвходовых элементов И и предназначена для разрешения или запрещения прохождения исходной информации и информации из входного коммутатора на входы блока суммирования (через группу элементов ИЗБА) в зависимости от выбранного режима работы. (работа по исходной информации или тестирование), задаваемого состояния триггера 5.Группа элементов ИЛИ 4 представляет собой 18 двухвходовых схем ИЛИ, предназначенных для подключения к входам блока суммирования тестовой информации или информации с выходов элементов И 26 - 43.Триггер 5 предназначен для выбора режима работы устройства в зависимости от наличия или отсутствия на входе 21 сигнала управления.Блок памяти 6 предназначен для хранения тестовой информации и содержит в своем составе три 19-разрядных регистра (или три ячейки ПЗУ), Причем первые 18 разрядов предназначены для записи сигнала сброса триггера в нулевое состояние, который записывается в 19-м разряде последней ячейки памяти.Блок суммирования 7 предназначен для формирования четвертичной суммы двух четвертичных операндов и сигна011 45 3 1417 ла переноса в следующий четверичный разряд и представляет собой адаптируемый (приспособленный для перенастройки) четвертичный сумматор. На информационные входы 80-94 поступает информация (хх,х,х,х, кхЭ х ,х ), На входы 95-103 в зависимости от состояния данного блока поступают сигналы управления (настройки) 1 О от входного коммутатора (через первую группу элементов И и группы элементов ИЛИ). Схема блока. суммирования построена таким образом, что на выходе 104 формируется значение 15 младшего разряда четверичной суммы в соответствии с формулойЯ - ( (хг,х,), х,).На выходе 105 блока 7 формируется значение старшего разряда четверич ной суммы в соответствии с формулой Я К(й(х,х,х ),К(хх ,х )На выходе 106 блока 7 в зависимости от значения сигналов настройки, 25поступающих на входы 95-97 блока 7,может формироваться любое значениемладшего разряда четверичной суммы(при подаче вектора хх ,х .), либостаршего разряда при подаче на управляющие входы (х ,х,х).В случае исправного состояния устройства значения сигналов на управляющие входы 98-102 блока 7 могут подаваться любые. На управляющий вход35103 блока 7 в режиме суммирования постоянно подается сигнал управления"Константа 0". И с выхода 107 блока7, на котором реализуется нулевая функция вида 40(хфВ(х х х )В(хЛ К(х вххзфх 4 фх 6 снимается значение сигнала переносав следующий четверичный разряд.При подаче на управляющие входы98-102 блока 7 следующих векторовнастройки (х ,хх .,хх,), (х ,х3х, х х, ), (х,х, х, х, х, ) значениесигнала переноса может сниматься соответственно с выходов 108, 109, 110,блока 7,Блок анализа результатов тестирования 8 предназначен для анализа реакции схемы блока суммирования 7 наподачу тестовых воздействий из блокапамяти 6 и выработки сигналов управления входным 2 и выходным 9 коммутаторами в зависимости от результатов тестирования.Выходной коммутатор 9 предназначен для коммутации выходной информации с выходов блока суммирования 7, поступающей через вторую группу элементов И 10 на информационные входы коммутатора, к выходам 17 - 19 сумматора в зависимости от выявленного состояния блока суммирования 7 по результатам тестирования.Вторая группа элементов И 10 представляет собой семь двухвходовых элементов И и предназначена для разрешения или запрещения прохождения информации с выходов 104-110 блока суммирования на информационные входы выходного коммутатора 9, в зависимости от выбранного режима работы, задаваемого состоянием триггера 5.Линия задержки 11 предназначена для задержкк распространения сигнала сброса триггера в нулевое состояние ("1". в 19-ом разряде третьей ячейки блока памяти 6). Время задержки выбирается исходя из необходимости обеспечения сброса триггера в нулевое состояние не ранее окончания выработки сигналов управления (т.е. установки триггеров 163-170) в блоке 8 и срабатывания по этим сигналам схем входно" го и выходного коммутаторов.Работу устройства рассмотрим для двух режимов: режима тестирования и режима суммирования.В режим тестирования устройства переводится по единичному сигналу, приходящему на управляющий вход 21 триггера 5. В этом случае с инверсного выхода триггера "нулевой" сигнал закрывает элементы И блоков 3 и 4. Тем самым запрещается поступление исходной информации на входы блока суммирования 7, а также закрывается выход четверичного сумматора. Сигнал с единичного выхода триггера 5 является разрешающим сигналом для блока анализа результатов тестирования 8. По этому сигналу устанавливается в единичное состояние триггер175, тем самым разрешается прохождение тактовых импульсов с генератора 173 через элемент И 174 на счетчик 176. Счетчик подсчитывает приходящие импульсы от 1 до 3Содержимое счетчика выдается в качестве адреса считывания в блок памяти тестов 6, 1417011 65 10 15 20 - 25ЗО 35 40 50 55 где производится последовательноесчитывание тестовой информации изячеек блока памяти,Тестовая информация представленав табл,1 (возможные исходы тестирования для случая одиночных константных неисправностей).Тестовая информация через элементы ИЛИ 44-61 поступает соответственно на входы блока суммирования 7Результаты тестирования с выходов104-110 блока 7 поступают соответственно на входы 79-85 блока 8, и приналичии единичного сигнала на входе78 (с триггера 5) через элементы И147-153 блока 8 записывается в сдвигающие регистры 133-139 блока 8.СдвигинФормации осуществляется по тактовым импульсам, поступающим на регистры с выхода элементов И 174 блока 8,Дешифратор 177 блока 8 предназначен для выработки двух управляющихсигналов . Первый вырабатывается после записи первого импульса в счетчикэтим сигналом производится обнуление триггеров 163-170 .блока 8. Второй управляющий сигнал вырабатывается по третьему импульсу генератора173, Этим сигналом производится обнуление триггера 175 блока 8 (темсамым запрещается дальнейшее прохождение тактовых импульсов черезсхему И 174 блока 8), счетчика 176 ирегистров 133-139 блока 8.После прохождения трех тест-наборов через блок суммирования 7 производится сравнение (схемами 40-146блока 8) содержимого трехразрядныхрегистров 133-139 блока 8 с константами. При этом первая схема сравнения осуществляет сравнение содержимого регистра 133 блока 8 с константой110, а схемы сравнения 141-146 блока.8 осуществляют сравнение регистров134-139 блока 8 константой 100,Результат сравнения снимается спрямых выходов схем сравнения 140,141, 142, с прямых и инверсных выходов схем сравнения 143-146 блока 8поступает,цля обработки на элементыИ 154-162 блока 8, в результате чегос выходов 71-77 блока 8 снимаютсяследующие сигналы управления (т.е,устанавливаются в единичное состояние триггеры 163-170 блоков 8).На выходе 76 блока 8 единичныйсигнал формируется в случае исправности элементов схемы блока суммирования, подключенных к выходам 104, 105 блока 7; на выходе 71 блока 8 единичный сигнал формируется в случае исправности элементов схемы блока суммирования, подключенных к выходам 104, 106 блока 7; на выходе 72 блока 8 единичный сигнал формируется в случае исправности элементов схемы блока уммирования, подключенных к выхо.Гдам 105, 106 блока 7; на выходе блока77 блока 8 единичный сигнал формируется в случае исправности элементов схемы блока суммирования, подключенных к выходу 107 блока 7; на выходе 73 блока 8 единичный сигнал формируется в случае исправности элементов блока суммирования, подключенных к выходу 108 блока 7, при условии отсутствия единичного сигнала на выходе77 блока 8; на выходе 74 блока 8 единичный сигнал формируется в случае исправности элементов схемы блока суммирования, подключенных к выходу 109 блока 7, при условии отсутствия единичных сигналов на выходах 77, 73 блока 8; на выходе 75 блока 8 единичный сигнал формируется н случае исправности элементов блока суммирования, подключенных к выходу110 блока 7 при условии отсутствияединичных сигналов на выходах 77, 73, 74 блока 8.С выхода триггера 166 блока 8, соединенного с выходом 20 признака неисправности четвертичного сумматора, снимается сигнал неисправности, формируемый в случае отсутствия возможности перенастройки устройства для восстановления работоспособностичетверичного сумматора. Такой сигнал может формироваться при возникновении некоторых неисправностей с кратностью больше единицы. Условиемформирования сигнала неисправностиявляется наличие единичных (импульсов) сигналов на всех инверсных выходах схем сравнения 143-146 блока 8или отсутствие единичных сигналов навыходах не менее чем у двух или трехсхем 140-142 блока 8,Следует отметить, что условие формирования выходных сигналов на выходах 76, 71, 72 блока 8 выбраны так,что единичный сигнал формируетсятолько на одном из перечисленных выходов. Аналогично единичный сигналможет сформироваться только на одномиз выходов 77, 73, 74, 75 блока 8,Сигналы, снимаемые с выходов 71- 77 блока 8 управляют работой входного 2 и выходного 9 коммутаторов, обеспечивая формирование на выходах 17- 19 сумматора правильного результата суммирования четверичных операндов при наличии любой неисправности одиночной константной блока суммирования, а также некоторых неисправностей кратностью больше единицы.Сигнал сброса триггера 5 поступает через линию задержки 11 на входсброса триггера, Триггер устанавливается в нулевое состояние, тем самымустройство переводится в режим суммирования. При этом единичным сигналом,который снимается с инверсного выхода триггера 5, разрешается прохождение исходной информации через элементы И 26-43 и элементы ИЛИ 44-61на входы 86-103 блока суммирования.Оцновременно этим же сигналом разрешается прохождение информации с выходов 104-110 блока суммирования наинформационные выходы выходного коммутатора. Кроме того, нулевой сигналс прямого выхода триггера 5 блокирует считывание информации из блокасуммирования в блок анализа результатов тестирования 8,В режиме суммирования исходнаяинформация, поступающая на входы 1216, поступает на первые входы элементов И 26-30, на первые входы элементов И 31"34 поступает информацияс выходов блока, элементов НЕ 1, напервые входы элементов И 36-43 поступает информация соответственно свыходов входного коммутатора 2. Приналичии единичного сигнала с инверсного выхода триггера 5 указанная информация через схемы ИЛИ группы поступает на входы 86-103 блока суммирования. При этом.на входы 86-94 блока7 поступают соответственно сигналы.На входы 95-103 блока. 7, в зависимости от сигналов, поступающих с вы-. ходов 71-75 блока 8 на управляющие входы коммутатора 2, поступают сигна-. лы управления с выходов коммутатораа 2 в соответствии с табл.2.При других вариантах сигналов на выходах 71-75 блока 8 либо формируется сигнал неисправности, либо значение сигналов управления на выходах коммутатора 2 безразлично для суммирования четверичных операндов,Результаты тестирования поступают с выходов 104-110 блока 7 черезсхемы И 62-68 второй группы на информационные входы выходного коммутатора 9. При этом в зависимости от сигналов управления, поступающих с выходов 71 -77 блока 8 на суммирующиевходы выходного коммутатора соответственно, на выходах 17-19 формируется результат суммирования в соответствии с табл.3.15 С выхода 17 снимается младший разряд четверичной суммы, с выхода 18старший разряд четверичной суммы, свыхода 19 значение сигнала переносав следующий разряд .20 Таким образом, по результатам тестирования (зафиксированным состоянием триггеров 163-170 блока 8) осуществляется коммутация входных и выходных цепей адаптируемого четверич ного сумматора так, что с выходов 17,18, 19 сумматора снимается правильныйрезультат суммирования при наличиилюбых одиночных неисправностей элементов блока суммирования.30формула изобретения 1. Адаптируемый четверичный сумматор, содержащий блок суммирования,о т л и ч а ю щ и й с я тем, что,с целью повышения надежности за счетобеспечения внутренней перестройкисумматора для сохранения его работоспособности при наличии неисправнос" 40 ти, он дополнительно содержит блокэлементов НЕ, входной и выходной коммутаторы,первую и вторую группы схемИ, группу схем ИЛИ, триггер, блокпамяти тестов, блок анализа резуль татов тестирования, линию задержки,причем первый, второй, третий, четвертый информационные входы сумматорасоединены соответственно с входамипервого, второго, третьего, четвертого элементов НЕ блока элементов НЕ,а также соответственно с первым, вторым, третьим, четвертым информационными входами входного коммутатора,пятый информационный вход которого соединен с входом переноса из предыдущего четверичного разряда сумматора,а шестой,седьмой, восьмой, девятый информационные входы входного коммутатора соединены соотвественно с выходами первого, 41 ОЗЗс первого по девятый элементов ИЛИ группы, с первого по девятый информационные входы блока суммирования соединены соответственно с выходами с десятого по восемнадцатый элементов ИЛИ группы.2. Сумматор по п.1, о т л и ч аю щ и й с я тем, что блок анализа результатов тестирования содержит семь регистров, семь схем сравнения, шестнадцать элементов И, восемь триггеров, триггер управления, генератор тактовых импульсов, счетчик, дешифратор, элемент И-НЕ, элемент ИЛИ,управляющий элемент И, линию задержки, причем информационные входы блока с первого по седьмой соединены соответственно с первыми входами элементов И с первого по седьмой, вторые входы которых соединены с входом управления блока, с которым соединенпервый вход триггера управления, выход которого соединен с первым входом управляющего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, а выход управляющего элемента И соединен с первым входом счетчика, выход которого соединен с первым выходом блока и с входом дешифратора, первый выход которого соединен с.вторыми входами триггера управления, счетчика, а также с входом линии задержки, выход которой соединен с первыми входами первого - седьмого регистров, вторые входы которых соединены.с выходамиуправляющего элемента И, третьи входы регистров с первого по седьмой соединены соответственно с выходами элементов И с первого по седьмой, а выходы регистров с первого по седьмойсоединены соответственно с входами схем сравнения с первой по седьмую, выход первой схемы сравнения соединен с первыми входами восьмого и девятого элементов И, выход второй схемы сравнения соединен с вторым входом восьмого элемента И, с первым входом десятого элемента И, выход третьейсхемы сравнения соединен с вторымивходами девятого и десятого элементов И, первый прямой выход восьмогоэлемента И соединен с первым входом 5элемента И-НЕ, с первым входом первого триггера, второй ,инверсный )выход восьмого элемента И соединен спервыми входами одиннадцатого и двевторого, третьего, четвертого элементовНЕ блока элементов НЕ, первые входыс первого по четвертый элементов Ипервой группы соединены с информационными входами сумматора с первого почетвертый соответственно, первыйвход пятого элемента И первой группысоединен с входом переноса из предыдущего четверичного разряда сумматора, выходы элементов НЕ группы спервого по четвертый соединены с первыми входами с шестого по девятыйэлементов И первой группы соответственно, первые входы с десятого по восемнадцатый элементов И первой группы соединены соответственно с выходами с первого по девятый входного коммутатора, вход выбора режима сумматора соединен с информационным входом20триггера, инверсный выход которогосоединен с вторыми входами элементовИ первой группы и с первыми входамиэлементов И второй группы, выходыблока суммирования соединены соответственно с вторыми входами элементовИ второй группы и соответственно синформационными входами блока анализа результатов, управляющий вход коЗОторого соединен с прямым выходом триггера, вход сброса которого через элемент задержки соединен с выходом последнего разряда блока памяти тестов,все выходы которого, кроме выхода последнего разряда, соединены соответст-З 5венно с первыми входами элементовИЛИ группы, вторые входы которых соединены с выходами соответствующихэлементов И первой группы, первый ивторой выходы блока анализа результатов тестирования соединены соответственно с адресным входом блока памятии выходом признака неисправности сумматора, входы управления с первого45по пятый входного и выходного коммутаторов соединены соответственно свыходами с третьего по седьмой блокаанализа результатов тестирования,восьмой и девятый выходы которого сое 50динены соответственно с шестым иседьмым входами управления выходногокоммутатора, выходы которого соединены с выходами результата сумматора,а информационные входы соединены со 5ответственно с выходами элементов Ивторой группы, с первого по девятыйвходы настройки блока суммированиясоединены соответственно с выходами14170 Тблица оха ад в)-. о6 Ю надцатого элементов И, второй входодиннадцатого элемента И соединен спервым (прямым) выходом девятого элемента И, с которым соединен второйвход элемента И-НЕ, выход одиннадцатого элемента И соединен с первымвходом второго триггера, второй входдвенадцатого элемента И соединен свторым (инверсным) выходом девятого 10элемента И, третий вход двенадцатогоэлемента И соединен с выходом десятого элемента И, с которым соединентретий вход элемента И-НЕ, а выходдвендацатого элемента И соединен с 15первым входом третьего триггера, причем первый (прямой) выход четвертой схемы сравнения соединен с первым входом четвертого триггера, второй (инверсный) выход четвертой схе- эОмы сравнения соединен с первыми входами элементов И с тринадцатого пошестнадцатый, первый (прямой) выходпятой схемы сравнения соединен с вто рым входом тринадцатого элемента И, 25выход которого соединен с первым входом пятого триггера, второй (инверсный) выход пятой схемы сравнения соединен с вторыми входами элементов Ис четырнадцатого по шестнадцатый, а Зо 11 12первый (прямой) выход шестой схемысравнения соединен с третьим входомчетырнадцатого элемента И, выход которого соединен с первым входом шестого триггера, второй (инверсный) выход шестой схемы сравнения соединен стретьими входами пятнадцатого и шестнадцатого элементов И, а первый (прямой) выход седьмой схемы сравнениясоединен с четвертым входом пятнадцатого элемента И, выход которогосоединен с первым входом седьмоготриггера, а второй (инверсный) выходседьмой схемы сравнения соединен счетвертым входом шестнадцатого элемента И, выход которого соединен спервым входом элемента ИЛИ, второйвход которого соединен с выходомэлемента И-НЕ, а выход элемента ИЛИсоединен с первым входом восьмоготриггера, причем вторые входы первого, второго триггеров соединены свторым входом дешифратора, а выходытриггеров с первого по восьмой соединены соответственно с восьмым, тре"тьим, четвертым, вторым, девятым,пятым, шестым, седьмым девятым вы"ходами блока анализарезультатов, тестирования.14Продолжение табл.1 -1417011 тат тастаровавиа аа вюаодав олова 7 БШ5 306 102 10 З 109 О 3 94 всправвв блица ения сигналов на выходах 95-103 блока 7 сигналов на 1-75 блока 8 аченихода 10 3 9 100 7 98 9 О х.х О 3 абли Значение сигналов на выходах 71-77 блока. 8 лементов И: руппыв вырых подклюыходам 17-19 омер второи ходы к 74 75 76 ены к 4 0 6 0 0 0 7 0 8 тстоаав ввформалвв аа ваодаа П. 0 0 0
СмотретьЗаявка
4154288, 01.12.1986
ВОЙСКОВАЯ ЧАСТЬ 03444
ТЕРЕШКО СЕРГЕЙ МИХАЙЛОВИЧ, ИВАНОВ АЛЕКСАНДР ИВАНОВИЧ
МПК / Метки
МПК: G06F 11/22, G06F 7/50
Метки: адаптируемый, сумматор, четверичный
Опубликовано: 15.08.1988
Код ссылки
<a href="https://patents.su/10-1417011-adaptiruemyjj-chetverichnyjj-summator.html" target="_blank" rel="follow" title="База патентов СССР">Адаптируемый четверичный сумматор</a>
Предыдущий патент: Устройство для деления чисел
Следующий патент: Четырехвходовый одноразрядный сумматор
Случайный патент: Способ разделения смесей