G06F 7/50 — для сложения; для вычитания

Номер патента: 1226443

Опубликовано: 23.04.1986

Авторы: Кроитор, Руснак, Черноуцан

МПК: G06F 7/50

Метки: вычитания, сложения

...выходом 8знака о( результата. Один выход(АсВ) блока 5 сравнения подключен 15к входу считывания вычитателя 3 и кФвходу блока 6 определения знака результата, инверсный выход (АЪВ) блока 5 сравнения подключен к входусчитывания вычитателя 2 и к входу 0блока 6 определения знака результата.Устройство работает следующимобразом,Операнды А и В одновременно поступают на сумматор 1, вычитатели 552 и 3 и блок 5 сравнения операндов.Знаки сди Ы Воперандов поступаютна блок 4 анализа знакон и блок 6 определения знака результата одновременно с операндами. Сумматор 1выполняет операцию А+В, вычитатель2 - операцию А-В, вычитатель 3операцию В-А, Все три операциивыполняются параллельно. Результатодной из операций поступает на выход устроиства.Выбор...

Номер патента: 1228099

Опубликовано: 30.04.1986

Авторы: Витер, Гурьянов, Козюминский, Мищенко, Терешко

МПК: G06F 7/50

Метки: одноразрядный, сумматор, четырехвходовый

...ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПИЙ(57) Изобретение относится к области вычислительной техники и можетбыть использовано для построениямногооперандных быстродействующихарифметических устройств, в частности, при построении многовходовыхсумматоров для реализации схем умножения и т.п. Целью изобретения является увеличение быстродействия.Поставленная цель достигается тем,что предложенный сумматор содержитсумматор по модулю два, элемент И,при котором реализуется значениепервого переноса, а также четыреэлемента НЕ, десять элементов И иэлемент ИЛИ, с помощью которых, реализуется значение второго перено"са. 1 ил.1228099 7 З 71 6 Ю 17 Редактор Ю. Сере акаэ 2303/49 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4 ВНИИПИпо...

Номер патента: 1229753

Опубликовано: 07.05.1986

Автор: Цидильковский

МПК: G06F 7/50

Метки: одноразрядный, полный, сумматор

...соединен с одними входамиобеих схем И первого элемента И-ИЛИ-НЕ,а его входы, являющиеся входами слагаемых, соединены (каждый соответстственно со своим) с другими входамисхем И первого элемента И-ИЛИ-НЕ, Новым в сумматоре является то, что выход элемента И-НЕ соединен с однимивходами обеих схем И второго элемен,801229753 А 1 та И-ИЛИ-НЕ и с одним входом первойсхемы И третьего элемента И-ИЛИ-НЕ,Выход первого элемента И-ИЛИ-НЕ соединен с другим входом первой схемыИ второго элемента И-ИЛИ-НЕ и с входом второй схемы И третьего элемента И-ИЛИ-НЕ, Вход элемента НЕ является входом переноса из младшего разряда, а его выход соединен с другимвходом второй схемы И второго элемента И-ИЛИ-НЕ и с другим входомвторой схемы И третьего...

Номер патента: 1229756

Опубликовано: 07.05.1986

Авторы: Авгуль, Костеневич, Макареня, Мищенко

МПК: G06F 7/50

Метки: одноразрядный, сумматор-вычитатель, четверичный

...х разряды З 0 четверичной цифры первого операнда, на входы 3 и 4 - прямой код старшего хз и младшего х разрядов четверичной цифры второго операнда, на вход 5 - сигнал х переноса-заема из пре 35 дыщущего четверичного разряда, на вход 6 - сигнал управления и е 0,1 .Для выполнения операции сложения четверичньгх чисел сигнал управления должен быть равен логической единице, операция вычитания реализуется при О =О.На выходе 15 реализуется булева функцияЕ. = (Х,ЕО,й(,ОО,Х,К(Х,УЦй(Х соответствующая формированию переноса (при О =1) или заема (при 0 =0) в следующий четверичный разряд. Формула изобретения Одноразрядный четверичный сумматор-вычитатель, содержащий четыре элемента РАВНОЗНАЧНОСТЬ, первый вход первого элемента РАВНОЗНАЧНОСТЬ...

Номер патента: 1233133

Опубликовано: 23.05.1986

Авторы: Подколзин, Подкользина

МПК: G06F 7/50

Метки: двоичный, последовательный, сумматор

...не поступает. Перенос изтриггера 2 через элемент И 7 и элемент ИЛИ 9 переписывается в триггер 3,Сложение двух трехразрядных чиселзакончилось: в результате образовалось число 1010, три младших разряда которого по первым трем тактам Т,поступают на выход 11, а старший разряд поступает на выход 11 уже почетвертому такту Т, (с выхода элемента памяти через элемент И 5, элемент ИЛИ б и комбинационный сумматор 1). На получение результата затрачивается четыре такта Т, и четыретакта Т, причем .информация поступает на входы ОКС только по тактам ТПо завершении сложения сигнал с шины14 снимается.В патактном режиме работы для определенности принимают, что складываются трехразрядные числа 101 и 011.Перед началом работы оба триггера 2и 3...

Номер патента: 1233134

Опубликовано: 23.05.1986

Авторы: Исмаилов, Кокаев

МПК: G06F 7/50

Метки: ассоциативное, двоично-десятичных, двоичных, разрядных, суммирующее, чисел

...Т = и + 1 од(11+1), если И16, 1233134где( - разрядность регистра промепр 1). )жуточного результата;разрядность слагаемого 1- 4),1) - количество суммируемых слагаемых.При подаче на третий тактовый вход 17 синхронизации устройства импульса происходит передача информации с регистра 9 промежуточного результата через элементы И 20 четвертой группы на вход встроенного дешифратора адреса второго постоянного запоминающего блока 21, поступает информация с промежуточного результата регистра и в том же такте происходит его обнуление (время хранения информации в промежуточном регистре результата определяется элементом 18 задержки).Организация второго постоянного запоминающего блока 21 следующая (фиг. 4).На вход второго постоянного запоминающего...

Номер патента: 1234829

Опубликовано: 30.05.1986

Авторы: Иванов, Терешко

МПК: G06F 7/50

Метки: адаптируемое, переноса, сигнала, формирования

...четвертого элемента соединены с первым и в шими входами устройств авнозначности рым управляюа уп оотв 2 подаютсях хэ х сигнанта 1выхода 2 с етствен 4 х 1 и Конс нал снимается соответств о(.3лы онозаци первыи вход пятого э мента равдьмым инфор ва, о т ЧТО С ЦР -ачности соединен с с онным входом устройс однои сиг Анализ во 5 мож ных в ари а н тройных неис то устройствоов одиноч равностей двоиных ю щ е е с лль е про показывает,ет работоспночныхи 41% тУстр щения, в него вв дНЕ, причем второйвход устройства совходами второго ив равнозначности,нный вход устройст охран7 лементы обность и информаединен с третьего третий инныйьими неисправностеи,ройных неисправнойство 7 двоиныхтей. элемент Формаци а элемен построено Однако п о интегр двух типов....

Номер патента: 1236463

Опубликовано: 07.06.1986

Автор: Бобров

МПК: G06F 7/50

Метки: однозарядный, сумматор, четырехуровневый

...схема четьрехуровневого одноразрядного сумматора.Четырехуровневый одноразрядный сумматор содержит входы 1-5 операндов, пороговые детекторы 6-10, токоНа входы 1, 2 и 3 подаются прямыекоды операндов, а на входы 4 и 5инверсные коды. Веса инжекторов многозначных И Лвентилей из составных транзисторов и схемы включения вентилей приведены в таблице (Д - включение И Л-вентиля по схеме порогового детектора; О - включение по схеме токового отражателя),выход 11 ю 0,0.0,0.1.1,1.3.,1.1.11.3.1+ выход 14;0.0.0.0.0.0.0,0,1.31.11.1,выход 15:0,0.0,0.0,0.0,0.0.0.0.0,3.1.1.1выход 20:0,0,0.0,1.1,12,2.2.2,3.3.3.3Аналогично на выходе 19 суммы происходит сложение последовательностей:,выход 16:0.1.2.3.0.1.2.3.0,0,0,0.0,0.0.0+ выход...

Номер патента: 1238073

Опубликовано: 15.06.1986

Авторы: Лукашевич, Остафин, Романкевич

МПК: G06F 11/10, G06F 7/50

Метки: контролируемый, сумматор

...по модулю два реализует функциюзначения разрядов первого операнда; значения разрядов второго операнда; значения разрядов результата сумматора 8; а Ь,1Я еКонтролируемый сумматор работаетследующим образом.На входы блока 2 свертки по модулю два поступают контрольные разряды двух операндов, сигналы с выходов результата ш-разрядных сумматоров 8 всех блоков сложения группы 1, а также выход переноса ш-разрядного сумматора 8 последнего блокасложе-" ния группы 1.С, С . Ьх;Вы,значения сигналов входного и выходного переносов сумматора 8. Таким образом формируется контрольный код, равный сумме по модулюдва значений операторов, результатаи переносов.При правильной работе контролиру Оемого сумматора на выходе 7 неисправности будет нулевой...

Номер патента: 1241232

Опубликовано: 30.06.1986

Авторы: Сахаров, Тихановский

МПК: G06F 7/50

Метки: «нулей», двоичном, коде, подсчета, числа

...(ш+1)-входового элемента И 29,. закрытого низким уровнем потенциапа с прямого выхода триггера 33.3 241Одновременно тактовьп 1 импульс поступает на вход 26 узла 24 задержки, устанавливает в нулевое состояние триггер 36 и проходит на вход элемента 34 задержки. По истечении времени задержкиТ = (в+1)т,3где 1 - время задержки электрическа ОЬго импульса в элементахИ/ИЛИ,импульс, пройдя через открытый высоким уровнем потенциала с инверсноговыхода триггера 36 элемент И 34, поступает на выход 28 узла 14 задержки.Тем самым элементы И 11 группы подготовлены к приему информации сосчетчика 8. Таким образом, следующееслово, записанное в счетчике 8, пос- отупает в триггеры 16 на место предыдущего,Допустим, что это слово имеетединицу во втором разряде,...

Номер патента: 1241233

Опубликовано: 30.06.1986

Авторы: Запольский, Каленчиц, Мойса, Подгорнов

МПК: G06F 7/50

Метки: двоично-десятичный, сумматор

...на сумматоре 2 как дополнение, которое получается уже с избытком "6". Поэтому добавления "6" к вто - рому операнду не производится, т,е, через коммутатор .5 передается второй241233 ъ 5 О 5 20 25 30 35 40 45 50 55 операнд с входа 10 по отсутствии управляющего сигнала на входе 16, После двоичной операции вычитания, как и при десятичном сложении, если не возник перенбс из данной тетрады, от результата вычитается "6" (добавляется "О") с разрывом переносов между тетрадами (за результат принимается значение на выходе сумматоре 3). В противном случае за результат принимается значение на выходе сумматора 2,При выполнении операции двоичного суммирования на входе 15 отсутствует управляющий сигнал, поэтому при получении результатов этой операции...

Номер патента: 1242934

Опубликовано: 07.07.1986

Авторы: Крылов, Шубина

МПК: G06F 7/50

Метки: накапливающий, параллельный, сумматор

...первы- зми входами элементов ИЛИ 2 в соответствующем разряде сумматора, вторыевходы которых соединены с выходамиэлементов И 9 и 10, а третий входэлемента ИЛИ 2 каждого разряда соединен с единичным выходом триггера 1предыдущего разряда сумматора, Пина13 соединена с прямыми входами элементов И 1 О непосредственно, элементов И 9. - через элемент задержки 11,а с третьим входом элемента ИЛИ 2младшего разряда - через элементы 11и 12 задержки. Выход элемента ИЛИ 2соединен с входом триггера 1,Сумматор работает следующим образом.При подаче сигнала на шину 6 сумматор производит сложение числа, записанного в триггерах 1 сумматора, ичисла, поступающего на входы 7 и 8сумматора. Сложение производится аналогично основному изобретению. При выполнении...

Номер патента: 1242955

Опубликовано: 07.07.1986

Авторы: Аспидов, Кириллов, Селетников, Шевчук, Якуш

МПК: G06F 11/00, G06F 7/50

Метки: контролируемый, сумматор

...рабочий и контрольный, определяемые сигналом, поступающим навход 16 задания режима работы контролируемого сумматора. 30В рабочем режиме при нулевом сигнале на входе 16 контролируемого сумматора осуществляется нормальная работа сумматора, при которой на выходах первого и третьего сумматоров помодулю два формируются соответственносигналы результата и выходного переноса,В контрольном режиме единичныйсигнал на входе 16 контролируемогосумматора ) на входы 3 и 4 первогои второго операндов и на вход 5 переноса контролируемого сумматора подаются единичные сигналы,При этом элемент И-НЕ 6, второй 45сумматор 11 по модулю два и элементы И 13-15 образуют генератор импульсов, Последовательность импульсовпоступает на четвертый вход первогосумматора...

Номер патента: 1244661

Опубликовано: 15.07.1986

Авторы: Дубов, Коваленко, Малинин, Шнитман

МПК: G06F 7/50

Метки: двоичный, сумматор

...описания работы сумма. тора рассмотрены возможные сочетания сигналов на тех входах, приведенных в таблице, где "1" обозначает высокий, а Оч - низкий из двух возможных уровней напряжения.В качестве детекторов тока могут быть использованы схемы, состоящие из параллельно соединенных резистора и диода причем первые выводы детектора тока должны быть соединены с катодами соответствующих диодов первыми выводами соответствующих резисторов и базами транзисторов соответствующих эмиттерных повторителей, вторые выводы детекторов тока должны быть соединены с вторыми выводами соответствующих резисторов, с анодами соответствующих диодов и подключены к шине нулевого потенциала сумматора. Напряжение на вы- Выходходах ЭП 27 0 О 0 . 1 0 О 0 0 0 0 0 0 0 1...

Номер патента: 1249506

Опубликовано: 07.08.1986

Авторы: Белан, Кожемяко, Тимченко

МПК: G06F 7/50

Метки: сложения

...блока 1. Полученное таким образом произведение записывается в накапливающий сумматор 4. При этом во время записи на входе 10 синхронизации имеется сигнал, поступающий на входы 12 блоков 2, запрещающий операцию вычитания в блоках 2.После того как запись завершена, на входе 10 синхронизации снимается сигнал (нет его и на входах 12 блоков 2), приводящий к новому циклу вычитаний сигналов на входах 17 и 15 блоков 2. Указанный процесс сложения чисел продолжается аналогично.В блоке 1, на входы которого поступают сигналы с выходов 16, выделяется наименьшее число, соответствующий сигнал которого поступает на входы 15 блоков 2.Таким образом, в блоках 2 по входам 17 и 15 происходит вычитание сигналов наименьшего числа и соответствующих сигналов...

Номер патента: 1249519

Опубликовано: 07.08.1986

Авторы: Простаков, Раисов, Сандрыкин, Тройников

МПК: G06F 11/00, G06F 7/50

Метки: контролируемый, накапливающий, сумматор

...с помощью которой образуется дополнительный код одного изслагаемых третьего сумматора 2. Врезультате на выходе третьего сумматора 2 получается обратный код суммы ранее накопленного результатасложения с вновь поступившим числом. переноса младшего разряда сумматора 2, с обратными кодами чисел, находящихся в регистре 4, В результате суммирования обратных кодов чисел,находящихся в памяти 4, с дополнительными кодами вновь поступающих чисел на выходе третьего сумматора 2 получается обратный код результата суммирования, который записывается в регистр 4 сдвига.Работа схемы заключается в следующем.В исходном состоянии для сброса накапливающего сумматора в "нуль" на установочный вход 19 и вход 16 задания режима работы подается низкий...

Номер патента: 1251069

Опубликовано: 15.08.1986

Авторы: Мингалеев, Мухамедеева

МПК: G06F 7/50

Метки: накапливающий, сумматор

...разрядыподаются прямые сигналы, а на нечетные - инверсные, или наоборот. Вэтом случае в каждом двоичном разряде сумматора достаточно иметь илитолько прямой, или только инверсныйсигнал переноса единицы в следующийразряд, что приводит к сокращениюоборудования. При подаче на входысуммирующей схемы инверсных сиг 251069 лналов слагаемых. на выходах его формируются прямые сигналы суммы и пере 1 носа, При подаче на входы суммирующей схемы прямых сигналов слагаемых на выходах его формируются инверсные сигналы суммы и переноса.Суммирующая схема работает в соответствии с известными законами дв обычного сл оже ния .10 Сгз= а Ьа Г,гЬС,г; 82 =С, 3 1,гас ь г 9 Сг 3 Ьга, Ьг С,г где а и Ь - слагаемые;С и Я - перенос и сумма соответ ственно,При...

Номер патента: 1251070

Опубликовано: 15.08.1986

Авторы: Бенкевич, Изотов, Макареня, Мищенко, Татур

МПК: G06F 7/50

Метки: сумматор-вычитатель

...предприятие, г. Ужгород, ул. Проектная, 4125Изобретение относится к вычислительной технике и может быть использовано для построения арифметических устройств,Цель изобретения - сокращение количества оборудования,На чертеже представлена функциональная схема предлагаемого сумма-тора-вычитателя,Сумматор-вычитатель содержит информационные входы 1 и 2 первогои второго операндов А, В, вход 3переноса (заема) Р (2), вход 4 управления, элементы РАВНОЗНАЧНОСТЬ 5 -9, выход 1 О результата Я (Н), выход 11 переноса (заема) Р (2 ).Устройство функционирует следую-,щим образом,При подаче на вход 4 управлениясигнала пКонстанта О устройствовыполняет функцию суммирования:В=АОБУР =АРУАВЧВР,При подаче на вход 4 управлениясигнала "Константа...

Номер патента: 1254472

Опубликовано: 30.08.1986

Авторы: Ганзевич, Криворучко

МПК: G06F 7/50

Метки: кодов, последовательных, суммирования

...для временного хранениявозникающего при суммировании переполнения за знаковые разряды, которае 5используется для соответствующей ал-,горитму суммирования в обратных кодахкоррекции результата. После записипервого слагаемого сигнал разрешения Например:00, 100016о О 1254472 4 такт Р-Т 0 0 1 О акт Р-Т 0 0 О 0 0 1 акт 0 0 0 0 1 О кт 5 м ам 0 0 0 1 0 8 так Р 1 Р 2 РЗ Р 4 Р 5 Р 6 Р 7 аны однораз 2 в 1-м д диора в 135 рования еров 11ой регисьТ 0 0 1 0 1 0 1 В приведенном примере испольследующие обозначения:П - значение переносаЬМрядного сумматоратактеС , - значение суммы оного сумматора 2 такте;.Р-Т - результат сумми.-м такте;П 1-Р 8 - прямые входы тригс первого по восьстра 10 сдвига."Р 8 - разряды с первогомой результата,Последний,.п-й...

Номер патента: 1262478

Опубликовано: 07.10.1986

Авторы: Перетятько, Семеновская, Фертик

МПК: G06F 7/50

Метки: вычитания, десятичных, чисел

...чисел с помощьюгрупп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9-1происходит инвертирование сигналов,поступающих с выходов сумматоров 4-6и производится коррекция кодом 010того разряда разности двух чисел,где инвертировалась меньшая цифра. Таким образом, на выходах 16 устройствах формируется разность двух чисел в пржчом коде,Формула и зоб рет енияУстройство для вычитания десятичных чисел, содержащее в каждом десятичном разряде первый двоичный сумматор и в каждом разряде, кроме старшего, второй двоичный сумматор, причем первая группа входов первог ивов ичного сумматора является входом соответствующей тетради десятичного разряда первого операнда устро".ства, выход переноса первого двоичного сумматора соединен с входом переноса первого двоичного сумматора...

Номер патента: 1262479

Опубликовано: 07.10.1986

Автор: Власов

МПК: G06F 7/50

Метки: накапливающий, сумматор

...на шину 17 подаетсяисполнительный импульс.Если значения кодов триггера 12и переноса из младшего разряда несовпадают, то сигнал с выхода элемента ИЛИ 3 поступает на первые входыэлементов И 6 и 7. При этом, еслив триггере 11 хранится код единицы,то в данном разряде формируется сигнал переноса в старший разряд, т.е.на выходе И 4 будет высокий (низкий 1потенциал, который обеспечивает прохождение исполнительного импульсачерез И 6 на К-вход триггера 11. Если в триггере 11 хранится код нуля,то сигнал переноса из данного разряда не вырабатывается, элемент НЕ 14закрыт и исполнительный импульсчерез И 7 поступает на Б-вход триггера 11.Кроме инвертирования значениякода триггера 11 по третьему переменному такту в предлагаемом сумматоре...

Номер патента: 1264164

Опубликовано: 15.10.1986

Авторы: Домбровский, Дуда, Узлова

МПК: G06F 7/50

Метки: двоичных, суммирования, чисел

.... руется с числом 00 в параллельном сумматоре 2. Если на выходе паралельного сумматора 1 есть отрицательный результат суммирования чисел А и В, представленный в дополнительном модифицированном коде, то на выходе элемента И 9 присутствует единичный сигнал, так как на выходе элемента НЕ 17, выходе зна 1264164а параллельнога сумматора 1 и входе 25 задания режима устройства естьединичные сигналы, При этом числовая часть результата, полученного навыходе параллельного сумматора 1,5суммируется с числом 11 в параллельном сумматоре 2. В итоге на выходе параллельного сумматора 2 и знаковом выходе параллельного сумматора 1 будет результат С суммиравания чисел А и В в обратном модифицированном коде.Пусть числа А и В представленыв обратных...

Номер патента: 1264165

Опубликовано: 15.10.1986

Авторы: Власов, Гузеев

МПК: G06F 7/50

Метки: накапливающий, сумматор

...единица, то сигнал переноса, поступивший по шине 18 из младшего разряда,через элемент И 13 поступает на входэлемента ИЛИ 2 данного разряда иодновременно на элемент ИЛИ 1 старшего разряда. Таким образом, в данном разряде задержка сигнала переноса будет только Т, где- задержка логических элементов И и ИЛИ.После завершения формированиямаксимального сквозного переноса,по третьему временному такту (1 )выполняется формирование результатасложения двух кодов за счет подачина шину 21 исполнительного импульса. Если в рассматриваемом разрядекод, хранящийся в триггере 16, исигнал переноса, поступивший измладшего разряда с выхода 18, равны единице или нулю, т.е, одинаковы, то исполнительный импульс непроходит на счетный вход триггера14 и в данном...

Номер патента: 1264166

Опубликовано: 15.10.1986

Автор: Шалыто

МПК: G06F 7/50

Метки: двоичный, комбинационный, сумматор-вычитатель

...ас - управлякиций сигнал,Х - сумма или разность, Г, - пере"нос или последующий заем,Устройство функционирует следующим образом,При подаче на третий вход константы О (х =О) устройство реализует одноразрядный сумматор для прямыхвходовЕ =х+х +хМ 1 а=(х дх )х /хх1 1 2Таким образом, одноразрядный сумматор может быть реализован на четырех элементах НЕРАВНОЗНАЧНОСТЬ и одном элементе И.При подаче на третий вход константы 1 (Хз 1) устройство реализует одноразрядный вычитатель для прямых кодов=(х,нх )х х, х Одноразрядный вычитатель может быть реализован на четырех элементах НЕРАВНОЗНАЧНОСТЬ и одном элементе ИЛИ.В предлагаемом сумматоре-вычитателе достигается компромисс между однородностью элементного состава и сложностью - все элементы...

Номер патента: 1265760

Опубликовано: 23.10.1986

Авторы: Понеделко, Филиппенко

МПК: G06F 7/50

Метки: сложения

...информации на "положительные" 11 и 13 и "отрицательные" 12 и 14 входы одного и того же операнда.В исходном положении все НЭ устройства находятся в состоянии Р (например, по включению питания).Допустим, на положительные входы 11 первого операнда и на отрицательные входы 14 второго операнда устройства по параллельным линиям связи в унарном коде поступают соответственно числа три" и "пять. При этом НЭ, первого уровня соответственно первой 1 и четвертой 4 групп, на входы возбуждения которых поступирого уровня соответственно первой 5и четвертой 8 групп. При достижениипорога генерации по сигналам возбуждения, т.е. когда число принятыхсигналов подтверждения приема становится равным требуемому (см,табл. 1), НЭ переходят из состояния СЧ в...

Номер патента: 1265761

Опубликовано: 23.10.1986

Автор: Бондаренко

МПК: G06F 7/50

Метки: одноразрядный, сумматор

...реализуемой логической Формуле: Б = аЬсчарчЬруч сручау; и согласно приведенной таблице истинности одноразрядного сумматора. Формула и э обретения Одноразрядный сумматор, содержащий элементы И, ИЛИ, НЕ, причем выходы первого, второго и третьего элементов И соединены с входами первого элемента ИЛИ, выход которого является выходом переноса сумматора, выходы четвертого, пятого, шестого, седьмого и восьмого элемен 5 1 О 15 20 25 30 тов И соединены с входами второго,элемента ИЛИ, выход которого соединен с выходом суммы сумматора,входы первого и второго операндовсумматора соединены с входами первого элемента И, входы первого итретьего операндов сумматора соединены с входами второго элемента И,входы второго и третьего операндовсумматора...

Номер патента: 1267405

Опубликовано: 30.10.1986

Авторы: Александров, Давыдов

МПК: G06F 7/50

Метки: комбинационный, сумматор

...инициируетначало суммирования.В этом режиме Формируются на выходах сумматора сумма - 8;, с задержкой ЗТ, если не было переносов,При наличии переносов П окснчательное формирование сумм Б осуществляется с учетом вознюадих переносов и через время ЗТ: после возникновения перенос появится на выходесумматора, Формирователь 3 импульсов выдает сигнал Х, 1,на время обработки П, переноса в одноразрядном сумматоре 1 ) на элемент ИЛИ-НЕ 4,сигнализируя о том, что в сумматорене окончилось формирование сумм сучетом переносов,При работе сумматора с операндами,представленными обратными кодами,на первый элемент И 2 подается сигнал переноса П если он выработался,и сигнал ОК. В этом случае переносП через первый элемент И 2 поступает на вход первого...

Номер патента: 1267406

Опубликовано: 30.10.1986

Автор: Голев

МПК: G06F 7/50

Метки: сложения, чисел

...1 на вход 8 младшегоблока 1,1267406 Продолжение табл.1 1 - 4 разряды адреса 6 7 8 9 А В С Э Е Адрес 0 1 2 3 4 5 Р ОС ОВ ОС ОА ОВ 09 ОА 08 09 07 08 06 07 05 06 04 05 ОС ОЭ ОВ ОС ОА ОВ 5-9 ОПразряды ОЕадреса ОР 09 ОА 08 09 07 08 06 07 05 06 07 08 06 07 ОП ОЕ ОС ОП ОВ ОС ОА ОВ 09 ОА 08 09 ОЕ ОР ОП ОЕ ОС ОП ОВ ОС ОА ОВ 09 ОА 08 09 07 08 10 07 08 08 09 09. ОА ОА ОВ ОВ ОС ОС ОП ОП ОЕ ОЕ ОР 11 06 О 07 08 08 09 09 ОА ОА ОВ ОВ ОС ОС ОЭ ОЭ ОЕ 12 05 06 .06 07 07 08 08 09 09 ОА ОА ОВ ОВ ОС ОС ОП 13 04 05 05 06 06 07 07 08 08 09 09 ОА ОА ОВ ОВ ОС 14 03 04 04 05 05 06 06 07 07 08 08 09 09 ОА ОА ОВ 15 02 03 03 04 04 05 05 06 06 07 07 08 08 09 09 ОА 16 01 02 02 03 03 04 04 05 05 06 06 07 07 08 08 09 17 00 01 01 02 02 03 03 04 04 05 05 06 06 07 07 08 18...

Номер патента: 1269123

Опубликовано: 07.11.1986

Авторы: Заболотный, Косоусов, Максимов, Петричкович, Якушев

МПК: G06F 7/50

Метки: переноса, сумматоре, узел, формирования

...имеющий прямой 7 и инверсный 8 управляющие входы. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1 имеет прямой 9 и инверсный 10 входы, двунаправленный ключ 6 - информационный вход 11, соединенный с входом 12 переноса узла, выход 13 двунаправленного ключа соединен с выходом переноса узла, Кроме того, узел содержит МДП-транзисторы 14 и 15 соответственно р- и и-типа.Узел формирования переноса работает следующим образом.При поступлении на входы 4 (а,) и 5 (Ь, ) разрядов операндов раз,ных логических уровней на прямом 9 (с; ) и инверсном 10 (с;) выходах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1 устанавливаются уровни "1" и "0" соответственно, открывающие двунаправленный ключ 6, который пропускает информацию с входа 12 (р; ) входного переноса на выход 13 (р.,) узла....

Номер патента: 1270756

Опубликовано: 15.11.1986

Авторы: Дьяченко, Коваленко

МПК: G06F 7/50

Метки: сумматор

...в многоразрядных сумматорах. формула изобретения Сумматор, содержащий шесть МДП- транзисторов п-типа, шесть МДП-транзисторов р -типа и два элемента НЕ, причем затвор первого МДП-транзистора р -типа соединен с истоком вто" рого МДП-транзистора р -типа, с первым информационным входом сумматора и с входом первого элемента НЕ, выход которого соединен с затвором первого и с истоком второго МДП-транзисторов п-типа, вход второго элемента НЕ соединен со стоками первого и второго МДП-транзисторов р -типа, со стоками первого и второго МДП-транзисторов п-типа, с истоком 2, 5, 6 7 и 12 являются транзисторами-типа а остальные п-типа,элементы НЕ 13 и 14, первый информационный вход 15, вход переноса 16, 5 второй информационный вход 17, выход 18 суммы...