G06F 7/52 — для умножения; для деления

Номер патента: 868771

Опубликовано: 30.09.1981

Авторы: Боброва, Киселев, Кроль, Юргенсон

МПК: G06F 17/18, G06F 17/20, G06F 7/52, G06F 7/58 ...

Метки: вероятностный, управляемый

...10. Матрица 12 резисторов состоит из М первичных матриц (М-число операторов, по которым должно осуществляться преобразование первичной случайной величины, т.е, число операторов моделируемой системы автоматическогоуправления). Роль коммутатора 10 состоит в том, чтобы подключать выходы квантователя 8 напряжений по М уровням к одной из первичных матриц в зависимости от вида оператора преобразования, а счетчик 9 - для заданиядлины реализации случайного процесса,формируемого каждым из операторов, и выход его подключен к коммутатору 10 и ключу 7.Устройство работает следующим образом.Предварительно на группе интеграторов 11-1-11-й выставляются напряжения, пропорциональные значениям функции Г(хо) в десяти узлах аппроксимации. Поскольку...

Номер патента: 875388

Опубликовано: 23.10.1981

Авторы: Жулев, Садовский

МПК: G06F 17/18, G06F 7/52

Метки: анализатор, статистический

...б и блок 16памяти обнулены, триггер 5 находится в нулевом состоянии, в результате чего элемент И 4закрыт, Триггеры 13 и 17 находятся в единичном состоянии, при этом единичный потенциалВтриггера 13 открывает элементы И 9 и 12,. анулевой потенциал поддерживает закрытымиэлементы И 10 и 11, единичный потенциал триг.гера 17 подается на формирователь 18, а нулевой - на формирователь 19. Цепи установки.исходного состояния для упрощения на схемене показаны,Работа устройства осуществляется в четырецикла в соответствии со следующим алгорит мом: 1 - фиксация минимума Н - (размаха),2 - наклонение размаха, сравнениеГ=Х - (ш)й -4(регистрация, 3 -С Со - в (1)фиксация максимума Н +, 4 - наклово времени с тактовыми импульсами (для устранения влияния...

Номер патента: 877559

Опубликовано: 30.10.1981

Автор: Жулев

МПК: G06F 17/18, G06F 7/52

Метки: выбросов, площадей

...накопительного блока 7 накапливается число, пропорциональное плошади выброса М:5 в соОтветствии с выражением (3). К выходусумматора 1 подключен пороговый блок3, который осуцествляет сравнение сигнала ОЯ) с нулевым уровнем и формирожние прямоугольного импульса ( П -импульса) с длительностью, равной длительности выброса. Задним фронтом 11 -импуль са значение М блока 7 фиксируется врегистраторе 8. После этого импульсом,снимаемым с элемента 9 задержки, накопительный блок 7 и буферный регистр 5обнуляются, тем самым подготавливая схе му к новому измерению. Если в качествеблока регистрации используется многоканальный регистратор с предварительнойдешифрацией поступающих кодов, то в результате анализа в его памяти хранится 20информация...

Номер патента: 888109

Опубликовано: 07.12.1981

Автор: Шостак

МПК: G06F 7/52

Метки: умножения

...обозначенияхпринято в направлении старших разрядов). С 4 СэС С 876 64 3 2./ рующих схем, либо в виде однороднойячеистой структуры, например как этоописано 31 и показано на фиг,2, Этопозволяет при несущественном снижении быстродействия блока 2 обеспечить значительноесокращение его оборудования и регулярность схемнойструктуры на уровне элементарныхячеек и системы межсоединений междуними.Блок 2 (фиг. 2) содержит К =4) 1ячеек 12, с нходами 13, 14, 15, 16и выходами 17, 18, 19, 20, Вход 13каждой ячейки соединен с выходом 19,а вход 15 - с выходом 20. По входам 13 и 15 ячеек 12 фактическипоступают в блок 2 1-разрядные кодысомножителей х и у. Каждая ячейка 12является одноразрядным двоичным полным сумматором с элементом И на одном из его входов и...

Номер патента: 888110

Опубликовано: 07.12.1981

Авторы: Аникеев, Корнейчук, Тарасенко, Торошанко

МПК: G06F 7/52

Метки: множительное, последовательное

...в данном цикле будет множимого, умноженного на младший изочередных разрядов множителя.На сумматоре 1.2 осуществляетсясложение сформированного на выходесумматора 1.1 числа и сдвинутого наодин разряд влево множимого, умно 40 женного на вторую цифру группы разрядов множителя. Аналогично осуществляется сложение на остальных сумматорах. Соответствующие сдвиги множимого влево обеспечиваются задержкой через регистр 4 подачи кода множимого на входы сумматоров 1.21.К, Управление подачей кода множимого на входы суммато. -ров 1.1, 1.1 с через элементы И 2.12.с (умножение на цифрумножителя) осуществляется триггерами 7.17.К, На выходе сумматора 1.1 стаким образом за и+К тактов формируется очередная сумма частичных произведений, причем в первых К...

Номер патента: 892441

Опубликовано: 23.12.1981

Авторы: Кононов, Кореннов

МПК: G06F 7/52

Метки: деления, делитель, дробным, коэффициентом, цифровой, частоты

...хранящийся в блоке паУмяти 1. Формула изобретения гер, блок ввода дополнительного кодаи блок памяти дополнительного кода,выходы которого соединены с первыми прямыми входами блока ввода дополннтель ногкода, вторые прямые входы которого подклчены к тактовому входу синхронноготриггера и к входной шине, выходы блока ввода дополнительного кода соединены с соответствующими выходали блокаввода основного кода, третьи входы которого подключенык третьим инверснымвходам блока ввода дополнительногокода и к выходу синхронного триггера,а выход переполнения накапливающегосумматора соединен с информационнымвходом синхронного триггера.На чертеже представлена функциональная схема цифрового делителя частоты с дробным коэффициентом деления,Цифровой делитель...

Номер патента: 894703

Опубликовано: 30.12.1981

Авторы: Дербунович, Шатилло

МПК: G06F 7/52

Метки: умножения

...процесса в логическом элементе И припереходе из "1" в "0",9 й- максимальное время переходного процесса в сумматоре. при переходе действительного состоянияв инертное,1 Е -ОС - максимальное время переходного процесса в логическом элементе ИЛИ припереходе "1" в "0", и определяется элементной.ба 19зои, в которои выполняетч мся устройство для умножения.Второй этап - рабочий. На входахустройства А, А, А , А, В В 2, ВВ 4 устанавливаются сигналы, соответствующие разрядам двоичных сомножителей А(А 1, А, А, А)и В(В 1, В,В, В 4 ). По установлении этих сигналов на вход г подается сигнал "1",приводящий устройство в рабочее сос"тояние. Сигнал со входа г, черезвремя, определяемое элементом 18 за"держки поступает на входы сумматоров 6-17. Задержка...

Номер патента: 894704

Опубликовано: 30.12.1981

Авторы: Вариченко, Коноплянко, Раков

МПК: G06F 7/52

Метки: двоичных, двухразрядных, инжекционного, типа, умножитель, чисел

...отражателя тока работает в аналоговом режиме. Следовательно, в цепочкепоследовательно включенных отражателей тока имеет место накаплинание 50 погрешности. Если накопленная погрешность в конце цепочки, составленнойиз отражателей тока, не превышаетполовины интервала квантования, товключение последовательно И Л-тран 2 55 эистора по схеме порогового детектора .ликвидирует ее, т.е. происходитобрыв цепочки накопления погрешнос- т Т аблица 2 и У разоножитель работаеисходном положенраэрядон Х 4, Хтранзисторы 1их коллекторах следующим когда зн ур Уа рав заперты и равны нулю.токи в у транзистора 14 и с третьим коллектором многоколлекторного транзистора б, база многоколлекторного транзистора 5 соединена с первыми коллекторами входных...

Номер патента: 896617

Опубликовано: 07.01.1982

Авторы: Лысиков, Шостак

МПК: G06F 7/52

Метки: умножения

...весами соответственно 2 и 2, к - сумма (нумерацияиндексов соответствует возрастаниювесовых коэффициентов).В данном устройстве регистры 1 и2 множимого и множителя могут бытьреализованы на О-триггерах. Это жесправедливо и в отношении буферногорегистра б и узла 8 хранения переноса. Здесь предполагается, что в качестве суьщатора 7 используется сумматор накапливающего типа с цепью 60 образования параллельных переносов,который может быть построен на базе4 К-триггеров известными способами.В качестве узла 12 Формированиявыходного переноса может быть ис пользован комбинационный одноразрядный полусумматор, в котором, например, выход полусуммы формирует для -го разряда, перенос С, а выход переноса - С. Коммутатором 9 может служить переключательная...

Номер патента: 695364

Опубликовано: 07.01.1982

Авторы: Слюсарев, Храмцов

МПК: G06F 7/52

Метки: умножения

...шина переносов старшей части произведения 25, выходная шина младшей части произведения 26, входные шины дерева сумматоров 2 - 32,Итерации умножения в предложенном устройстве начинаются с подачи на вход коммутатора кратных 3 по входной шине 23 множимого, а на вход дешифратора множителя 2 по входной шине 22 множителя (в случае умножения чисел с плавающей точкой - нормализованных мантисс множимого и множителя). Счетчик итераций 1 управляет последовательностью дешифрации групп разрядов множителя в дешифраторе 2 и записью цифр младшей части произведения в регистр 7. Производится дешифрация младших двенадцати разрядов множителя. Дешифрация каждой пары разрядов множителя производится в соответствии со следующей таблицей,8, 9 и 10),...

Номер патента: 898423

Опубликовано: 15.01.1982

Автор: Казаков

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...кодом на первый входсумматора. На чертеже условно показаны схемы передачи для одного разряда. Устройство работает следующим образом.В исходном состоянии делитель в дополнительном коде со знаком записывается в регистре 1, делимое (ос 5 Ь0 15 20 25 35 40 45 50 55 таток) - регистре 2. Частное со знаком образуется при сдвигах влево врегистре 4. Знаки делимого, делителяи частного находятся перед старшимзначащим разрядом числа и занимаютодин разряд.Дополнительный триггер 5 в начале каждого шага сложения кода делителя с кодом очередного остатка устанавливается в единичное состояние.В конце сложения, если возникает перенос из нулевого разряда сумматора,содержимое дополнительного триггера инвертируется, Фиксируя знак очередного остатка....

Номер патента: 898424

Опубликовано: 15.01.1982

Авторы: Барметов, Евтеев

МПК: G06F 7/52

Метки: деления, умножения

...не являютсяболее сложными и аппаратуроемкими./ Формула изобретения ПРиведение результата к форме с фиксированной запятой осуществляется блоком сдвига 5 путем сдвига выхода потенцирующего Функционального преобразователя 4 относительно выхода уст" ройства вправо или влево в зависимости от знака на выходе алгебраическо" го сумматора 3 на число разрядов, ука 55 Поставленная цель достигается тем,что в устройство введен бЛок сдвига,причем входы логарифмирующих функциональных преобразователей соединены со входами операндов устройства,выходы логарифмических преобразова:телей соединены со входами алгебраического сумматора, выходы младшихразрядов которого соединены со входами потенцирующего Функционального преобразователя, выходы которого...

Номер патента: 898425

Опубликовано: 15.01.1982

Авторы: Мельник, Черкасская, Черкасский

МПК: G06F 7/52

Метки: деления

...в регистр 3,запись первой цифры частного с выхода знакового разряда сумматора 5 ви-й разряд регистра 4 (первого вычислительного блока). Одновременно в регистры 2 и 3 поступают значения второй пары чисел,В первом вычислительном блокепроизводят деление второй пары чи"сел, а во втором получают второй результат деления первой пары чисел,В третьем такте результаты вычис"лений, полученные во втором вычисли"тельном блоке 1, записывает в третийвычислительный блок, а результатыпервого вычислительного блока " вовторой. В освободившиеся регистры 2и 3 первого блока поступает третьяпара чисел. Первая цифра частного отделения второй пары чисел записывает"ся с регистра 4 первого вычислительного блока 1 в регистр 4 второго вычислительного блока со...

Номер патента: 903866

Опубликовано: 07.02.1982

Авторы: Аллахвердов, Винтаев, Гадживердиев, Исмаилов, Мамедов

МПК: G06F 7/52

Метки: конвейерное, множительное

...ЗОонным входом сумматора 9 матрицы,Представляемая архитектура устройства реализует конвейерный способумножителя методом поэтапного сложеОния частичных сумм произведения со З 5сдвинутым влево на один разряд множимым, стробируемым соответствующимразрядом мНожителя,Работа устройства осуществляетсяза четыре шага следующим образом. 4 оПервый шаг..Первый тактовым импульсом, поступающим иэ блока центрального управления ЦВМ по информационным шинам 65и 64 в регистр 50 и подрегистр 57.1соответственно, принимаются младшиечетыре разряда множителя и множимого,при этом множимое с подрегистра 57. 1подается со сдвигом на 1 разряд влево на соответствующие входы сумматора 1, а младший разряд множителяна егостробирующий вход На сумматоре 1 происходит...

Номер патента: 903867

Опубликовано: 07.02.1982

Авторы: Китаев, Михайлов

МПК: G06F 7/52

Метки: деления

...с выхода элемента 8 памятипоступает также на вход поразрядногоузла 18 сравнения следующего разрядав качестве разрешения. Тактовые импульсы через элемент И 15 коммутатора 2 импульсов проходят теперь насчетный вход второго разряда счетчика 3 делимого и через элемент ИЛИ 11 на счетный вход счетчика 5, Состояние счетчика 5 сравнивается на поразрядном узле 18 сравнения с кодом второгоразряда делителя, поступающе го из блока 7 задания делителя. В мо ,мент совпадения поступающих кодов нв выходе поразрядного узла 18 сравнен 4 я Формируется сигнал, который устанав-. ливает элемент 9 памяти в состояние "1". Сигнал с последнего поступает на вход следующего поразрядного узла 19 сравнения и на следующий вход коммутатора 2 импульсов для переклю-...

Номер патента: 905814

Опубликовано: 15.02.1982

Авторы: Долголенко, Корочкин, Кулаков, Луцкий

МПК: G06F 7/52

Метки: вычисления, произведений, сумм

...и переноса - соответственно со входом поразрядной суммы (1+1, 1)-го вычислительного элемента и входом переноса(1+1, -1) -го вычислительного элемента, первый выход каждого (,3)-говычислительного элемента (1=1,2,и, 1=1) соединен со вторым входом(1+1, 1) -го вычислительного элемента, а выход поразрядной суммы - совходом поразрядной суммы (+1,1)-говычислительного элемента, выходпереноса (1,1)-го вычислительногоэлемента (1 = 1,2, 1 = 2 п+1) соединен с входом переноса (1+1,)-говычислительного элемента, вход переноса (2 п+1)-го вычислительного элемента второй строки матрицы 1 соединен с выходом триггера 14, вход переноса (2 п+1)-го вычислительногоэлемента третьей строки матрицы 1соединен с выходом триггера 15, инФормационный вход которого...

Номер патента: 907544

Опубликовано: 23.02.1982

Авторы: Корнейчук, Тарасенко, Торошанко, Фам

МПК: G06F 7/52

Метки: деления, чисел

...формируется подачей на вход переноса сумматора 3 через Элемент И-ИЛИ 12 единицы младшего разряда в такте Т 1 . Сдвинутый по отношению к делителю на один. разряд влево (1-1)-й остаток подается на второй вход сумматора, Сдвиг (1-1)-го остатка в регистр 4 обеспечивается коммутацией цепей циркуляции последнего через од норазрядный динамический регистр 1 О на выход суммы 5 сумматора 3, В такте ТИ выдача кода из регистра 4 блокируется элементом И 14. Знак 1-го остатка и значение очередной (и+1)-й цифры частного определяется переносом, вырабатываемым сумматором 3 втакте Т)1+,1(в последнем такте цикла),При единичном переносе в (и+1) -мтакте знак 1-го остатка положительный, при нулевом - отрицательный,Знак 1-го остатка Формируется элементом И 13...

Номер патента: 911518

Опубликовано: 07.03.1982

Авторы: Корнейчук, Пономаренко, Рахлин, Савченко, Солодкая, Тарасенко, Торошанко

МПК: G06F 7/52

Метки: деления, чисел

...и Т (о+2) при приеме делимого на выходе 26 сумматора 7будут сформированы, два знаковых разряда результата как сумма по модулюдва знаковых разрядов операндов,Знаковые разряды результата при этомчерез элемент И-ИЛИ 15, управляемыйпо выходу 20 блока 9, записываютсяв регистры 4 и 5. Заметим, .что регистры 3-5 объединены через элементы И-ИЛИ 15 и 16 в общую цепь циркуляции. В цикле ПК 2 приема делимогознаковые разряды регистра 1 в тактахТ (и+1) и Т (и+2) обнуляются, науправляющем входе элемента .И-ИЛИ 19по выходу 20 блока 9 в этих тактах(сигнал ПК 2 (и+1) (и+2 появляетсянулевой запрещающий сигнал. Таким образом, перед непосредственным делением после приема операндов в регистрах 1 и 2 будут записаны мантиссы делителя и делимого .с нулевыми...

Номер патента: 911537

Опубликовано: 07.03.1982

Авторы: Водовозов, Соколов

МПК: G06F 17/18, G06F 7/52

Метки: импульсами, интервалов, между, распределения, случайными, функции

...подклю"91 1537 4сов проходит на выход элемента И 4и на вход счетчика 5 импульсов.11 ри выборке КТ =1 ОВ число импульосов, подсчитанных счетчиком 5, равнозначению функции распределения интервалов между импульсами, а число9 определяет положение запятой в отсчете. Изменяя частоту генератора2 получают значение функции распре деления при разных аргументах. Формула изобретения 15 Устройство для определения функциираспределения интервалов между случайными импульсами, содержащее триггер, выход которого соединен с первымвходом элемента И, генератор тактого вых импульсов, выход которого подключен к первому входу триггера, второй вход которого является входомустройства, о т л и ч а ю щ е е с ятем, что, с целью его упрощения, оно 25 содержит...

Номер патента: 920711

Опубликовано: 15.04.1982

Автор: Стасюк

МПК: G06F 7/52

Метки: n-разрядных, двух, умножения, чисел

...чисел от известного, так как в предлагаемом устройстве за счет новой структурной организации существенно увеличивается:быстродействие,. которое характеризуется в данном случае временем переходного процесса в схеме, то 1 есть результат вычисления практически получается эа время, равное вре 40 45 50 55 и множимо которая является подматрицей разрядной матрицы В, Далее 1 если разрядную матрицу а" умножать на разрядныйчвектор х , получим некоторый разрядный вектор 5,Бк=3Реализовав разность между разрядны 4 У 35 ми векторами В иполучим векчтор х .т Это выражение и положено в основу контрольного соотношения для проверки умножения и фиксации конца переходного процесса в схеме.СодержательньпЪ смысл контрольного соотношения (6 состоит в том, что...

Номер патента: 920712

Опубликовано: 15.04.1982

Авторы: Белецкий, Кулик, Мазурчук, Рыбченко, Стасюк

МПК: G06F 7/52

Метки: множительно-делительное

...4 и 5 четвертой и пятой грул и ко входам соответствующихразрядов первой входной шины 6 устройства, четвертый вход первого Функционального переключателя 5 пятойгруппы подключен ко входу второго разряда второй входной шиныустройства, шестой вход последнего Функционального переключателя 2 первой группы соединен со входом старшего раэряда первой входной шины б устройства, с четвертыми входами Функциональных переключателей 5 пятой группы, начиная со второго, и с пятымвходом первого Функционального пере920712 видаК 1С 41 1 - значение еноса из ста -о раэря еделяем а вектора 1го по выражению че Г 1Р( Ф 4) - рЬ 3- модули век ветственноото ОЬ 6Еидно, что пр дставляющие собоиго е векторы,ений У=О, 68твенно Х=форме яд и- разряднаяматрица,...

Номер патента: 920713

Опубликовано: 15.04.1982

Авторы: Корнейчук, Тарасенко, Торошанко, Фам

МПК: G06F 7/52

Метки: умножения, чисел

...хранения находятся пер вые разряды записанных в них чисел,на первой тактовой шине б появляется единичный сигнал Т 1, соответствующий началу цикла. Когда на выходахпервого разряда регистров 1 и 2 находятся последние разряды чисел, навторой тактовой шине 12 появляетсЯединичный сигнал Т (и), соответствующий концу цикла. Умножение мантисс двух чисел осуществляется за(и) циклов. Результат умноженияпредставляется 2 (и)-разрядной мантиссой произведения,В исходчом состоянии в регистрах1 и 2 записаны прямые коды мантиссмножителя и множимого младшими разр: - .дами вперед, в регистре 3 - нулевойкод.Рассмотрим работу устройства в(-м цикле. В начале (-го цикла состояние узлов следующее. В регистре1 записан сдвигнутый на (1-1) - разряд впоаво код...

Номер патента: 922731

Опубликовано: 23.04.1982

Автор: Краснобаев

МПК: G06F 7/52

Метки: классов, остаточных, системе, умножения

...ретий мма отличии от известных емом устройстве опера производится непосред табличного умножения а чертеже изображена ная схема модульного стеме остаточных клас лю П (Р, =11) .5 92273мутатор 7, шестой, седьмой, восьмой,- девятый и десятый элементы ИЛИ 8,выходной регистр 9, пятый и одиннадцатый элементы ИЛИ 10, первый,второй, третий и четвертый элементы И11, двенадцатый и тринадцатый элемен-ты ИЛИ 12.Устройство работает следующим образом.Входы устройства модульного умножения по кодовым цепям для операндовх и у связываются входными регистрами 1 с цифровой вычислительной машиной. С входных регистров 1 операнды.чисел поступают на свои дешифраторы 152. Дешифраторы служат для преобразования операндов чисел машинногопредставления в операнды...

Номер патента: 922732

Опубликовано: 23.04.1982

Авторы: Батура, Птичкин

МПК: G06F 7/52

Метки: многих, переменных, полиномов, умножения

...являются вторым входом арифметического блока.На фиг, 1 представлена структурная схема предлагаемого устройства; на Фиг. 2 - структурная схема блока управления; на фиг. 3 - функциональная схема блока регистров; на фиг.4 . функциональная схема блока сравнения; на Фиг. 5 - функциональная схема блока счетчиков; на фиг, б -,функциональная схема второго блока памяти; на Фиг. 7 - функциональнаясхема третьего блока памяти; на Фиг, 8 - функциональная схема арифметического блока,Устройство содержит блок 1 счетчиков, блок 2 памяти, блок 3 регист-,ров, блок 1 сравнения, блок 5 регистров, сумматор б, схему 7 сравнения, блоки 8 и 9 памяти, арифметический блок 10, блок 11 управления.Блок 11 управления предназначендля выработки сигналов управленияи...

Номер патента: 926650

Опубликовано: 07.05.1982

Авторы: Блинова, Долголенко, Коваленко, Луцкий

МПК: G06F 7/52

Метки: вычисления, двух, многочленов, одновременного

...промежуточных результатов внутри устройства избыточным квазиканоническим кодом с цифрами 2,1,0,1,2. При помощи устройства возможноодновременное вычисление двух многочленов по схеме Горнера (2), либоодновременное вычисление двух другихарифметических выражений, вытекающих5 из схемы Горнера. При этом по нечетным тактам на входы устройства принимаются операнды первой схемы Горнера, а по четным - второй,Рассмотрим работу устройства на10 примере вычисления одной схемы Горнера.В первом такте на входы регистрачастичного остатка 1.1 первого блока подается код числа а, представ 15 ленный дополнительным двоичным кодом, имеющим пять знаковых разрядов(например, код 1111.ХХХХХ в случае, если бО), а на входы регистра сомножителя 4.1 первого блока...

Номер патента: 928345

Опубликовано: 15.05.1982

Авторы: Виноградов, Цыбин, Чекалкин, Яковлев

МПК: G06F 7/52

Метки: дискретный, импульсов, следования, умножитель, частоты

...При этом через период частотывыходного сиГнала один импульс генератора 8 импульсов опорной частотыне будет проходить на счетчик 5 импульсов; Следовательно, длительностисоседних периодов частоты выходногосигнала будут отличаться на один так 1частоты генератора 8 импульсов. Темсамым компенсируется погрешность,возникающая за счет использованиядля второго счетчика 5 импульсов половины значения кода, хранящегося вблоке 3 памяти,Положительным эффектом предлагаемого,изобретения является увеличение максимального коэффициента умножения в 2 раза, что обусловлено использованием во втором счетчике лишь половины значения кода блока 3 92834блока памяти и выходом выходного блока, а выход - с установочным входомвторого счетчика импульсов,...

Номер патента: 928346

Опубликовано: 15.05.1982

Авторы: Николайчук, Черепака, Шептебань

МПК: G06F 7/52

Метки: квадратор

...щь поступает на один изчитания соединен с выходом квадрато-.входов блока:4 вычитания, на другойравход которого поступает частота 1На чертеже показана блок-схемакоторая цярмируется из Га путем деквадратора, 2020 ления ее на 2 Ма с помощью СчетчикаКвадратор содержит генератор 1 так- о,8, емкость которого выбирается равтовых импульсов, блок 2 суммирования,ф " ной сна. при этих условиях выражениеблоки 3 и 4 вычитания, ключи 5 и б,для выходной частоты квадратора приэлемент ИЛИ 7, счетчики 8 и 9, тригнимает вид:гер 10. 23 МаТ =Г 0 +Юх 2Ьа а -хС -1М.ЙЕ, .Ф М2 Мо 2 Ма о или 1 ф . - щвыем 2 М 30 Формула изобретения 40 Квадратор работает. следующим образом.Выходная частота 1 пропорциональная мгновенному значению преобразуемого сигнала,...

Номер патента: 932489

Опубликовано: 30.05.1982

Авторы: Волковыский, Попов

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...Имого может быть реализован наупоавляемом арифметико-логическомустройстве АЛУ , на первый входкоторого подается код множимогосо сдвигом на один разряд влево 30( удвоенный на второй вход - несдвинутый код множимого, а управляющийвход соединен с первым выходом ана"лизатора соответствующ)ей группы. Цифрам преобразованного множителя "0","Ын) "12", "3", "+4" сопоставляютЬ .Фся режимы ра 6 оты АЛУ: формированиекода нуля, передача второго слагаемого, передача первого слагаемого,сложение, удвоение первого слагаемого.Пример выполнения блока Формирования кратных множимого (Фиг.2),Этот блок содержит сумматор 19, группу элементов ИЛИ 20, группы элементов И 21-23, дешифратор 24, элементы ИЛИ 25 и 26, информационные вхо"ды 27 и 28, управляющий вход...

Номер патента: 935948

Опубликовано: 15.06.1982

Авторы: Буртов, Ицкович, Лапкин, Носов, Шполянский

МПК: G06F 7/52

Метки: матричного, типа, умножения

...первый вход ц -гоэлемента И-НЕ ( 1=1 "и=1, М )соединенс соответствующим входом 5множимого устройства, вторые входыэлементов 3 И-НЕ каждой группы обьединены и подключены к соответствующемувходу 6 множителя устройства, входымладших разрядов сумматоров 2 матрицы 1 сложения обьединены и подключенык шине 7 логической единицы, входыпервой группы сумматоров 2 младшейлинейки матрицы 1 сложения соединенысоответственно с выходами элементов3, И-НЕ первых И/3 групп, входы второй группы сумматоров 2 средней линейки соединены с выходами элементов 3И-НЕ вторых И"/3 групп, выходь старших элементов 3 И-НЕ последних группсоединены соответственно со старшимивходами сумматоров 2 средней линейкиматрицы 1 сложения, выходы (и -1)младших элементов 3 И-НЕ...

Номер патента: 938282

Опубликовано: 23.06.1982

Авторы: Березенко, Гладыш, Калинин, Корягин, Репетюк

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...формировании произ.ведения сигнал переноса отсутствущ ет. В устройстве сигнал переносавозникает в выходном сумматоре 4только в момент сложения частичныхпроизведений при объединении модулей, при этом сигнал переноса с выхо33да 19 модуля 14 поступает на вход 8модуля 15.По второму такту на входе 20 результат сложения в виде тридцатидвухразрядного произведения запоминается в регистре 18. При поступленииновых операндов с темпом, равнымодному такту работы устройства, полный цикл работы повторяется,Объединение модулей осуществля 45ется подключением выходов 10 старших разрядов произведения модуля12 к входам 8 модуля 13, при этомвыходы 10 модуля 13 соединены с входами 8 модуля 14 и т.д.В отличие от известного в предла"фф гаемом устройстве...