Устройство для умножения

Соав Советских Социалистических Республик(45) Дата опубликования описания 07.01.82(д 1 К3 г; 06т/52 Хосударствеииый комитет по делам изобретеиий и открытий(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ 1 зобретение относится к вычислительной технике и может бьть использовано при реализации универсальных цифровых вычислительных машин высокого быстродействия.Известны устройства для умно . сннп двоичных чисел, содержащие деп;нфратор множителя, коммутатор кратных, сумматоры с сохранением переносов, сумматоры с распространением переносов 111.Недостатком таких устройств являстся большой объем оборудования, используемого В случае перемножения на данных устройствах многоразрядных дгончных чисел.11 аиболее близким по техническому решению является устройство для умно:ксння двоичных чисел, содержацее дешифратор множителя, выходы которого соединены с коммутатором множимого, выходы коммутатора множимого соединены со входами шести регистров кратных, выходы регистров кратных соединены с входными шинами дерева сумматоров, состоящего из шести трехвходовых сумматоров с сохранением переносов и буферных регистров 12.Недостатком этого устройства является недостаточная универсальность, заключающаяся в невозможности получения результата расширенного формата при перемножении мантисс двоичных чисел с плаьающей точкой, что не позволяет производить вычисления с повышеннои точностью. ь Целью изобретения является повышениене точности устройства,Для достижения поставленной целиустройство для умножптеля, содержащее счетчик итераций, дешифратор множитепя, 10 коммутатор кратных, регистры кратных,дерево сумматоров, причем входы дешифратора множителя и коммутатор;т кратных соединены с шинами множителя и множимого соответственно, выход дешифратора множителя подключсн к другому входу коммутатора кратших, выходы которых подключены ко входам регистров кратных, выходы которых подключены ко входам дерева сумматоров, выходы которо го соединены с выходными шинами старшейчасти произведения, содержит сумматор с распространением переносов и регистр младшей части произведения, причем входы сумматора с распространением перено сов подключены к выходам дерева сумматоров, а выход подключен ко входу регистра младшей части произведения, управляющий вход которого подключен к выходу счетчика итераций, а выход - к выходной шине младЗ 0 шей части произведения, выход счетчика695364 Выходной сисиал цешифратора мпожителя, прппимаюп 1 ийелипичиое значение 11 ерепос в следующуюи"ру предылуиеп пари старший,11ОК итераций подключен к управляющему входудешифратора множителя,На фиг. 1 представлена схема устройства для умножения; на фиг. 2 - схема 5 дерева сумматора. В состав устройства входят счетчик итераций 1, дешифратор множителя 2, коммутатор кратных 3, регистры кратных 4, 10 дерево сумматоров 5 с сохранением переносов; сумматор с распространением переносов 6, регистр младшей части произве. дения 7, трехвходовые сумматоры с сохра. нением переносов 8 - 13, буферные регист. 15 ры 14 - 16 первого уровня, буферные регистры 17 - 19 второго уровня, буферные регистры 20,21 третьего уровня (они же выходные регистры сумм и переносов дерева сумматоров 5); входная шина мно жителя 22, входная шина множимого 23,Дешп:1 риоуе, ая пара Перенос из, разоялоз .лиожптеля Здесь: ПК - сигнал, управляющий подачей в соответствующий регистр кратного 4 множимого в прямом коде; Л 1 - сигнал, управляющий подачей в регистр крат- о 5 ного 4 множимого, сдвинутого влево на один разряд; ОК - сигнал, управляющий подачей в регистр кратного 4 множимого в обратном коде. Прочерк в графе таблицы означает, что все выходные сггналы З 0 дешифратора находятся в нулевом состоянии.После коммутации в коммутаторе 3 шесть кратных множимому принимаются на регистры кратных 4, С регистров кратных 4 кратные поступают на входы дерева сумматоров 5, где производится их суммирование, Для увеличения быстродействия применяется метод конвейерной обработки информации в дереве сумматоров 5. Для 40 этого введены три уровня буферных регистров. Первый уровень составляют регистры 14 - 16, второй уровень - регистры 17 - 19, третий уровень - регистры 20 и 21, которые являются такжп выходными ре гистрами сумм и персносог, старшей части произведения.В то время, как информация первой итерации, обработанная на логике первого.уровня дерева сумматоров 5 (сумматоры 50 выходная шина сумм старшей части произведения 24, выходная шина переносов старшей части произведения 25, выходная шина младшей части произведения 26, входные шины дерева сумматоров 2 - 32,Итерации умножения в предложенном устройстве начинаются с подачи на вход коммутатора кратных 3 по входной шине 23 множимого, а на вход дешифратора множителя 2 по входной шине 22 множителя (в случае умножения чисел с плавающей точкой - нормализованных мантисс множимого и множителя). Счетчик итераций 1 управляет последовательностью дешифрации групп разрядов множителя в дешифраторе 2 и записью цифр младшей части произведения в регистр 7. Производится дешифрация младших двенадцати разрядов множителя. Дешифрация каждой пары разрядов множителя производится в соответствии со следующей таблицей,8, 9 и 10), поступает на буферные регистры 14 - 16 первого уровня, на дешифратор е множителя 2 производится дешифрация следующих двенадцати разрядов множителя (начинается вторая итерация). Когда информация первой итерации после обработки на втором уровне дерева сумматоров 5 (сумматоры 11 и 12) поступает на буферные регистры 17 - 19 второго уровня, кратные множимому, сформированные во второй итерации, принимаются на регистры кратных 4 и поступают на входы дерева сумматоров 5 по входным шинам дерев а су м м аторо в 27 - 32.Одновременно с приемом информации гервой итерации в виде сумм и переносов частичного произведения на буферные регистры 20, 21 третьего уровня осуществляется дешифрация очередной группы разрядов множителя (начинается третья итерация), а информация второй итерации принимается на буферные регистры 14 - 16 горного уровня. Таким образом, осуществляется совмещение во времени итераций тнтк"нчяРсзультат итераций умножения (частичное произведение) в виде сумм и переносов, полученных на регистрах 20 и 21 дерева сумматоров 5, сдвигается на двенадцать разрядов вправо и прибавляетсяк результату следующей итерации на стадии его формирования. По мере выполнения итераций на регистрах 20 и 21 производится накапливание старшей части произведения в коде с сохранением переносов.Выдвинутые двенадцать разрядов частичного произведения в виде сумм и переносов поступают по выходным шинам 24 и25 на входы сумматора 6, где происходит 10приведение переносов. Полученные тришестнадцатиричные цифры младшей частипроизведения запоминаются в соответствующих разрядах регистра 7. Записью на этотрегистр цифр младшей части произведенияуправляет счетчик итераций 1. Сумматор 6формирует также единицу переноса из выдвинутой части частичного произведения,которая может возникнуть при приведениипереносов. Эта единица добавляется в последний разряд регистра 21 переносов частичного произведения. Умножение чисел сфиксированной точкой выполняется за триитерации. Умножение чисел с плавающейточкой выполняется за пять итераций. 25После окончания итераций старшаячасть результата в коде с сохранением переносов сформирована в регистрах 20, 21 сумми переносов дерева сумматоров 5, Младшаячасть произведения сформирована в регист- З 0ре младшей части произведения 7,При перемножении чисел с фиксированной точкой и в случае перемножения чиселс плавающей точкой, когда не требуется результат расширенного формата, младшая З 5часть результата игнорируется.Использование данного устройства в составе арифметическо-логического блока процессора позволяет выполнять наряду с операциями умножения чисел с фиксированной 40точкой и операциями умножения короткихи длинных операндов с плавающей точкойтакие операции, как преобразование длинных сомножителей с плавающей точкой (длина мантиссы - 56 двоичных разрядов) в произведении расширенного формата (длина мантиссы 112 двоичных разрядов) и операции умножения операндов с плавающей точкой расширенного формата,Формула изобретенияУстройство для умножения, содержащее счетчик итераций, дешифратор множителя, коммутатор кратных, регистры кратных, дерево сумматоров, причем входы дешифратора множителя и коммутатора кратных соединены с шинами множителя и множимого соответственно, выход дешифратора множи. теля подключен к другому входу коммутатора кратных, выходы которых подключены ко входам регистров кратных, выходы которых подключены к входам дерева сумматоров, выходы которого соединены с вы. ходными шинами старшей части произведения, отличающееся тем, что, с целью повышения точности, устройство содержит сумматор с распространением переносов и регистр младшей части произведения, причем входы сумматора с распространением переносов подключены к выходам дерева сумматоров, а выход подключен к входу ре. гистра младшей части произведения, управляющий вход которого подключен к выходу счетчика итераций, а выход - к выходной шине младшей части произведения, выход счетчика итераций подключен к управляю. щему входу дешифратора множителя.Источники информации, принятые во внимание при экспертизе:1. Ю, В. Гаврилов и др, Арифметические устройства быстродействующих ЭЦВМ, М., Советское радио, 1970, с. 133 - 180,2. Патент ФРГ1549476 кл, 42 т 37/52, 1973 (прототип).ип, Харьк, фил. пред. Патент аказ 19/27 Изд.107 НПО Поиск Государственного комитета 113035, Москва, Ж,Тираж 731СР по делам изобретений ишская наб., д. 4/5 исное рытий