G06F 7/52 — для умножения; для деления

Номер патента: 940154

Опубликовано: 30.06.1982

Авторы: Дец, Куликов

МПК: G06F 7/52

Метки: импульсов, следования, умножитель, частоты

...счетчик 11 импульсов, ключи 12-1 5, дополнительный опорный генератор 1 6, триггеры 1 7 и 1 8.Умножитель частоты работает следующим образом.Входной сигнал с частотой(фиг, 2 с 1) поступает на в:;од формирова 50 теля 8, который формирует из него поспьдовательность коротких прямоугольных импульсов (фнг, 2 о) длительностью С с периодом Т . Блок 9 из каждого импульса формирует пару импульсов55 (фиг. 2 В, , ), сдвинутых во времени на величину Т, первый из этих импульсов (фнг. 29) поступает на управляющие входы блока 3 и один из входов триггера 10 для перевода числа предыдущего измерения из счетчика 2 в регистр 4 и одновременной установки триггера 10 в такоесостояние (фиг. 2 д ), нри котором ключ13 открывается, а ключ 12...

Номер патента: 942003

Опубликовано: 07.07.1982

Авторы: Диденко, Ицкович, Лапкин, Носов, Шполянский

МПК: G06F 7/52

Метки: матричное, множительное

...частичного результата старшего вычислительного блока 1 первой линейки, М старших входов частичного результата старших вычислительных блоков 1 каждой линейки соединены с соответствующими выходами сумматора12 переносов.Половина младших входов частичного результата младших вычислительных блоков 1 каждой последующей линейки соответственно соединены с половинойстарших выходов младших вычислительных блоков 1 каждой предыдущей линейки, половина младших выходов старших вычислительных блоков 1 каждойпредыдущей линейки соответственносоединены с половиной старших входовчастичного результата младших вычислительных блоков 1 каждой последующей линейки, половина старших выхо 40дов старшего вычислительного блока 1каждой предыдущей линейки...

Номер патента: 943713

Опубликовано: 15.07.1982

Авторы: Гайдученко, Глотов, Панасенко

МПК: G06F 7/52

Метки: деления

...к шинам знаковых разрядов делимого и делителя устройства,выход первого элемента НЕРАВНОЗНАЧНОСТИ соединен с вторыми входамимладших элементов И первой группы,первые входы элементов И 2 1 -й групы соединены с шннами соответствующих разрядов дополнительного кода делителя, вторые входы элементов И. 2)с -йгруппы соединены с выходом ( -го элемента РАВНОЗНАЧНОСТИ, входы 8 -гоэлемента РАВНОЗНАЧНОСТИ ( 0 = 2,, П ) соедийены с выходом старшегор,да(Е 1) .знакового разряда делителя устройства,второй вход 1 -го элемента НЕРАВНОЗНАЧНОСТИ соединен с шиной знаковогоразряда делителя устройства.На чертеже представлена схема устройства.Устройство содержит П -1 сумматоров 1 1 и 1 ф 1 э 111 1Я фф 1элемейтов ИЛИ 2 А, 2,211 1,2(П -1) групп элементов И 31,...

Номер патента: 943714

Опубликовано: 15.07.1982

Авторы: Бренер, Малярес, Поляк, Сметанюк, Чергинцева

МПК: G06F 7/52

Метки: матричное, мод, умножения

...Нквадрантах 1) симметричны относительно вспомогательной диагонали (слева - вверх - неправо),Эти особенности поэволяюг обьединить в 1 ф симметричные элементы каждого квадранта, находящиеся на одинаковых позицияхотносительно своих осей симметрии, в е- одну группу. Линии на фиг. 3, соединяющие соответствукзцие элементы, образу юг( в общем случае восьмиугольники. Для элементов, находящихся на диагойалях, восьмиугольники преврашвюгся в квадраты,Полученные таким образом 1 руппы элементов обладают следующими свойствами: е щ элементы одной группы имеюг только дввразных значения, причем элементы 1 и 1T11, и 1 Иквадрантов попарно совпадают;пары значений элементов в разных группах.встречаюгся всегда в одних и тех же сочетаниях: "1". и 9", "2" и...

Номер патента: 949653

Опубликовано: 07.08.1982

Автор: Духнич

МПК: G06F 7/52

Метки: деления

...образом, что , с выходов регистров поступают значения х 2,х; Х, у 1 2 . Значения х; и у; с выходов младших разрядов регистров 1 и 2 поступают на вторые входы сумматоров (вычислителей), где в соответствии со значением операторами. ног ступающим из блока управления 11, суммируются (вычитаются) с х;2 "ф 1 и у2 х соответственно. Результат с выхода сумматора (вычитателя) 8 поступает на сумматор 9 и складывается с величиной х; 2 . Новые зна. чения х;+ 1 и у;4,4 записываются в свои реги. стры, а величина у;+1 поступает в блок 10 определения переполнения, в котором анализируется знаковый разряд (разряды) числа у;+1, Сигнал о наличии или отсутствии переполнения посту. пает в блок 11 управления для выработки ,Процесс повторяется до выполнения...

Номер патента: 951298

Опубликовано: 15.08.1982

Авторы: Бродская, Величко, Спиваковский, Чурус

МПК: G06F 7/52

Метки: деления, многочлен, многочлена

...чем больше степень и делимого многочлена, что не позволяет применять устройствов параллельных системах фазирования,Цель изобретения - повышение быстродейсг,вия.Поставленная цель достигается тем, что вустройство введены г сумматоров, г умножи.талей, блок памяти и регистр сдвига, причемвыход первого умножителя соединен с первымвходом первого элемента задержки, информационный вход регистра сдвига подключен к входуустройства, выход с-го элемента задержки сое.динен с первым входом д-го сумматора (гдес=1 г, д = г 2 г - 1), второйвход которого соединен с выходом 1 с-го умножи.теля (где 1 с = г+ 2 2 г+ 1), выходы всумматоров соединены соответственно с вторыми входами г элементов задержки (где е- г,, 2 г - 1) и подключены соответственно...

Номер патента: 955038

Опубликовано: 30.08.1982

Авторы: Березенко, Казанцев, Корнев, Корягин, Мамаев, Струков

МПК: G06F 7/52

Метки: выполнения, деления, операций, умножения

...соединены соответственно с выходами регистра, выход(и)-го разряда которого соединенс первым входом элемента И, второйвход которого соединен со входомуправления сдвигом вправо регистра иявляется первым управляющим входомблока приема и выдачи, выход элемента И соединен со входом (и)-горазряда регистра и является вторымвходом блока приема и выдачи, входуправления сдвигом влево регистраявляется вторым управляющим входомблока приема и выдачи, вход (и)-горазряда регистра является четвертымвходом блока приема и выдачи, входнулевого разряда регистра является,третьим входом блока приема и выдачи, выходы нулевого и первого разрядов регистра являются соответственно вторым и первым выходами блокаприема и выдачи, вторые входы элементов И группы...

Номер патента: 955039

Опубликовано: 30.08.1982

Авторы: Заморин, Маханов

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...элемента И соединен с первым входом пятого элемента И и информационной шиной блока формирования единиц, первый вход второго элемента И соединен с первым входом шестого элемента И и информа- Ц ионной шиной блока формирования едит И ниц, второй вход первого элемента соединен со вторыми входами второго, пятого и шестого элементов И и информационной шиной блока формирования единиц, первый вход третьего элемента И соединен с первым нходом седь мого элемента И и информационной шиной блока формиронания единиц,первый вход четвертого элемента Исоединен с первым нходом восьмогоэлемента И и информационной шинойбгока формирования единиц, второйвход третьего элемента И соединен совторыми входами четвертого, седьмого и восьмого элементов И и...

Номер патента: 957204

Опубликовано: 07.09.1982

Автор: Юдин

МПК: G06F 7/52

Метки: умножения

...при построении устройства для умножения позволяет в процессе умножения формировать больший из двух модулеи на первых входах блока 10 памяти, что влечет сокращение почти в два раза его емкости и объема оборудования, В доказательство можно рассмотреть пример перемножения двух операндов, модуль которых представлен трехразрядцым двоичным числом, При подключении исходных операндов непосредственно к адресным вхо дам блока 10 памяти его емкость, а соответственно и объем оборудования определяется числом слов произведений Р = К (К - 1), где К = 2 г- количество возможных комбинаций из г -разрядного двоичного числа. Для г=3 в ПЗУ необходимо записать 56 слов по 6 разрядов каждое,Использование предлагаемого устройства позволяет исключить дублирование...

Номер патента: 960805

Опубликовано: 23.09.1982

Авторы: Бренер, Малярис, Поляк, Сметанюк, Чергинцева

МПК: G06F 7/52

Метки: умножения

...перенос от произведения предыдущегоразряда множимого на текущий разрядмножителя, который поступает нарегистр 4 задержки переноса от произ.ведения через коммутатор 3, науправляющий вход которого поступаетуправляющий сигнал "Полутакт" с выхода 18 блока 13 управления,На регистре 4 задержки переносот произведения запоминается до следующего полутакта, Во втором полутакте вычисленное частное произведениетекущего разряда множимого на текущий разряд множителя с одной группывыходов блока 1 одноразрядного умножения по выходу 16 подается на первый информационный сумматор 2, науправляющий вход которого поступаетсигнал "Полутакт" с выхода 20 блока промежуточные произведения множимого на один разряд множителя, начиная Содержимое квадратных...

Номер патента: 962979

Опубликовано: 30.09.1982

Авторы: Зеленков, Мирошниченко

МПК: G06F 17/18, G06F 7/52

Метки: анализатор, статистический

...преобразователя.На чертеже показана блок-схемаанализатора,Анализатор содержит сумматор 1,схему 2 сравнения, цифро-аналоговыйпреобразователь 3, дискриминаторы4 и 5, первый б и второй 7 элементыИ, генератор 8 импульсов, ренерсивный счетчик 9, преобразователь 10напряжения н частоту, делитель 11частоты, накопительный счетчик 12,пороговый блок 13, формирователь 14импульсов, дешиФратор 15, группуэлементов И 16, счетчики 17,Принцип работы анализатора основан на равномерном квантовании поуровнюамплитуды выброса, при этомплощадь. выброса определяется какЯ = У Ьй Ф Б ЬС++Ь абдттак как при равномерном квантованииБ = ДУ, У = 2 ЛБ и т.д., где ЬБуронень квантования, тоБь = Ь 0 Ье + 2 ЬУ Ь 1.3 +++ К Ьй ) =И,Анализатор работает следующим...

Номер патента: 964632

Опубликовано: 07.10.1982

Авторы: Лукашевич, Остафин, Романкевич, Яначков

МПК: G06F 7/52

Метки: двух, разрядных, умножения, чисел

...операндов устройства, вход 12 синхронизации устройства, разрядные выходырегистра 1 множимого соединены соответственно с первыми входами цементов И 3,выходы которых соединены соответственно с входами сумматора 6, входы сйнхро-ниэации регистров 4 и 5 соединены с входами 10 и 11 сброса устройства; выходсумматора 6 соединен с информационнымвходом регистра 5, выход младшего разряда которого соединен с информационным35,входом регистра 2 множителя, выходмладшего разряда которого соединен с информационным входом регистра 4, разрядныевыходы которого соединены соответствен.40но с вторыми входами элементов И 3,входы синхронизации регистров 4 и 5соединены с входом синхронизации регистра 2 множителя.Устройство работает следующим об 45разом.Регистры...

Номер патента: 970356

Опубликовано: 30.10.1982

Авторы: Корнейчук, Тарасенко, Торошанко, Фам

МПК: G06F 7/52

Метки: деления, чисел

...осуществляется за и+ 1 цикл. При этом в первых п циклах определяются и старших разрядов частного, в и+ 1-м цикле определяется младшая цифра частного, используемая для округления. Цикл работы схемы устройства соответствует разрядности операндов и равен п тактов. В основу алгоритма деления положен метод деления без восстановления остатка.Рассмотрим работу устройства в 1-м цикле деления. В начале каждого 1-го цикла (такт 11) в регистре 4 находится 1-1-й остаток, в 1-2-х младших разрядах регистра 5 находятся 1-2 старших цифр частного, в одноразрядном регистре 9 находится п-+ +2= я цифра частного. На триггер 6 записан знак 1-1-го остатка и сохраняется в течение всего 1-го цикла.Формирование 1-го остатка осушествляется следующим...

Номер патента: 972502

Опубликовано: 07.11.1982

Авторы: Зайкова, Катков, Маркелова, Романцов

МПК: G06F 7/52

Метки: матричное, умножения

...ячеек 1 последующей строки тех же столбцов матрицы, третьи входы вычислительных ячеек 1первой строки матрицы являются входами 4 устройства, третьи выходы вычислительных ячеек 1 последней строки матрицы являются выходами 5 устройства, четвертые выходы вычислитеяьных ячеек 1 каждой строки матрицы соединены с четвертыми входами предыду щих вычислительных ячеек 1 той же строки матрицы, четвертые выходы вычислительных ячеек 1 первого столбца каждой строки матрицы соединены с четвертыми входами вычислительных ячеек 1 последнего столбца тех жестрок матрицы.Первый и ВторОЙ Входы Вычислитель ной ячейки 1 соединены соответственно с первым и вторым входами элемента И 7, выход которого соединен с первым из входоводноразрядного сумматора б,...

Номер патента: 974369

Опубликовано: 15.11.1982

Авторы: Лебедев, Пикулин, Попов, Попова

МПК: G06F 7/52

Метки: умножения

...второй его вход соединенс первым управляющим входом устройства,вторые входы нечетных элементов И подключены к выходу второго управляемогоэлемента И, первый вход которого соединен со вторым управляющим входом устИройства, содержит связь второго входавторого управляемого элемента И с младшим разрядом регистра множителя.На фнг, 1 изображена схеме устройстЮва для умножения; на фиг, 2 - схема.накапливающего сумматора,Устройство содержит накапливающийсумматор 1, ко вхрдам разрядов 2 которого подключены выходы нечетных и четных элеменгов И 3 и 4, регистр множиЙмого 5, первый и второй управляемые.,управляющие., входы устройства 9 и 10,тактовые шины устройства 11, 12 и 13,счетные триггеры 14, узлы запоминания ффпереноса 15.Усгройсгво работает...

Номер патента: 974370

Опубликовано: 15.11.1982

Автор: Карцев

МПК: G06F 7/52

Метки: умножения

...матрицы 17 представлена на фиг. 7 для примера для р=10. 70. бБлок 5 представляет собой многоуровневую схему (см. Фиг. 8), включающуюматрицы 18 и 19 двухвходовых элементов И, а также матрицы 20-22 многЬвходоеых элементов И. функциональные схемы матриц 18-22 представлены на фиг. 91. При этом матрицы 20-22 выполненыгля примера на диодных сборках.Блок 6 представляет собой многоуровневую схему (см. Фиг. 12), включающую матрицы 23-27 двухвходовых элементов И, причем входы 1 и 2 матриц 23подключены к входным шинам группы 1входов блока 6. Один из входов матрицы 24 подключен к входной шине группыили группы 2 входов блока 6, адругой - к выходам матрицы 23. Входыматрицы 25 - к выходам соответствующих матриц 23. Входы матрицы 26 - квыходам...

Номер патента: 981996

Опубликовано: 15.12.1982

Автор: Нежевенко

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

....двоич- ченные кодй поступают на входы эленых чисел. Берут два флфф-разрядных мента сравнения 29, где определяются двоичных числа и выбирают в качестве . какой из кодов меньше, т.е. какой множителя число с наименьшим количе- из сомножителей будет выбран как мноством единиц или нулей. житель и какой алгоритм будет приме.Если количество единиц в множителе нен. С выхода элемента ИЛИ 31 снима- больше количества нулей, то для пО- ется сигнал преобладания количества лучения произведения берут прямойединиц над количеством нулей в мнокод множимаво, справа от которого , жителе. С прямого выхода 35 элемента приписывается столько нулей, сколькоИЛИ 30 снимается сигнал использоваразрядов содержит множитель, Из полу- ф ния первого сомножителя как...

Номер патента: 985782

Опубликовано: 30.12.1982

Автор: Боюн

МПК: G06F 7/52

Метки: вычисления, двух, массивов, произведений, суммы, чисел

...разрешает прохождение сигналов на управляющие входычтения второго запоминающего блока2, а по второму выходу через блок7 управления запрещает прохождениена это вреия тактовых импульсов навходы счетчиков первого запоминающего блока 1 и управляющие входыэлементов И 5,Блок управления работает следующим образом.Управляющий сигнал "Запись" навходе триггера 11 приводит к уста 35новкв его в состояние, при которомоткрывается, первый элемент И 12,разрешающий прохождение тактовыхимпульсов на вход счетчика 15, Приэтом на,выходах дешифратора 16 последовательно появляются сигналы,разрешающие запись кодов коэффициентов в счетчики и регистры первого и второго запоминающих 1 и 2блоков, На четвертый выход блока45управления в процессе записи...

Номер патента: 985783

Опубликовано: 30.12.1982

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: п-разрядных, умножения, чисел

...13,а третьи входы объединены и соединеныс шиной 14 синхронизации устройствапрямые выходы буферного регистра 12соответственно соединены с первыми вхо+дами элементов ИЛИ 9 второго блока 8элементов ИЛИ 9, вторые входы которых соответственно соединены с инвероными Выходами регистра 2 множителя,а выходы соответственно соединены свходами комбинационного сумматора 13,шина 14 синхронизации устройства соединена с входом разрешения записи буферного регистра 12 и с управляющимВходом накапливающего сумматора 3,управляющий вход 15 устройства соедин+0001=0000 и возникает перенос Ср 1, Но так как С ф 1 то на вЫходе 16 устройства присутствует сигнал, который означает окончание операции умножения чисел. Таким образом,в рассмотренном примере умножение...

Номер патента: 987618

Опубликовано: 07.01.1983

Авторы: Григорьев, Иванов, Усанов

МПК: G06F 7/52

Метки: накапливающий, перемножитель

...сравнении с известным данноеустройство обладает рядом преимуществ: большей производительностью вне зависимости от разрядности входных операндов, снижением себестоимости оборудования при использовании устройства в специализированных вычислителях и сокращением машинного времени при использовании в универсальных ЦВМ.30Формула изобретения1, Накапливающий перемножитель, содержащий регистры множимого и множителя, сумматор по модулю два, блок суммирования и коммутатор, выходы регистра множителя соединены с информационными входами первого и второго блоков элементов И, входы коммутатора подключены к выходам регистра 40 множимого, о т л и ч а ю щ и й с я тем, что, с целью увеличения производительности, в него дополнительно введены регистр...

Номер патента: 987619

Опубликовано: 07.01.1983

Автор: Соколов

МПК: G06F 7/52

Метки: умножения

...инФормационными входамиформирователя 11 импульсов;опросаВыходы элемента И 22 и элемента ИЛИ,23 формирователя 11 импульсов опроса,являющиеся соответственно первыми и1 О вторыми выходами Формирователя 11 импульсон опроса, соединены соответст-.венно с вторыми входами дополнитель-,ных элементов И 10 группы и управляю"щим входом накапливающего сумматора15 7.Блок 9 приоритета (см. Фиг.4) содержит (К) элементов И 24 и (К) .. элементов НЕ 25. При этом одни входь 1элементов И 24 соединены через эле-,20 менты НЕ 25 со всеми выходамимладших разрядов регистра 1 первогочисла, а другие входы. элементов И 24соединены соответственно с выходамиостальных разрядов регистра 1 перво 25 го числа; Выходы элементов И 24 связаны с управляющими входами...

Номер патента: 987620

Опубликовано: 07.01.1983

Авторы: Аникеев, Кильчицкий, Корнейчук, Тарасенко, Торошанко

МПК: G06F 7/52

Метки: множительное, последовательное

...выходам к разрядов динамического регистра 5 множителя, а (1+1)-й выход динамического регистра 5 множителя подключен к прямому вхоДу элемента 7 запрета, Выход элемента ИЛИ 9 связан с входом динамического регистра 5 множителя,к выходов статического вспомогательного регистра 10 связаны соответственно с первыми входами элементов И 2.1; 2.22.1 с. Выходы разрядов с (и+%)-го по (и+2)-й включительно динамического регистра 3 множимого связаны соответственно с вторыми входами элементов И 2,2, 2,3;2.Й.Управляющий вход статического вспомогательного регистра 10 подсоединен к управляющей тактовой шине 12,Устройство работает по циклам. Длительность каждого цикла равна (и+К) тактам, так как при умножении п-разрядного множимого на к очередных....

Номер патента: 987621

Опубликовано: 07.01.1983

Авторы: Грибок, Крищишин, Мельник, Черкасский

МПК: G06F 7/52

Метки: деления

...такте у и х поступают соответственно на входной регистр 1 и входной регистр 2. Иэ входного регистра 2 х поступает на сумматор 4, одновременно по адресу, указанному 10 К старшими разрядами х, из блока 3 постоянной памяти выбирается константа В,.которая также поступает на сумматор 4. В сумматоре 4 производится выработка суммы (х + В), Во вто ром такте это выражение записывается в промежуточный регистр 6, а содержимое входного регистра 1 и К старших разрядов входного регистра 2 записывается в верхние регистры 22 и 2 р 23 соответственно блоков 5 и 7. С каждым последующим тактом информация в блоках 5 и 7 сдвигается на одну ступень вниз. Содержимое промежуточного регистра 6 поступает на вход квадратора 8, в котором формируется выражение...

Номер патента: 989556

Опубликовано: 15.01.1983

Авторы: Гузенко, Лисник, Стасюк

МПК: G06F 7/52

Метки: вычислительное

...блока умножения, управляющие35входы первого и второго коммутаторовсоединены с управияюшим входом устройства, выходы второго сдвигателя соединены со второй группой выходов результата устройства, выходы первой и второйаосхем сравнения соединены с вьиодамиконтроля устройства,На чертеже представлена схема предлагаемого устройства.Устройство содержит блок умножения1 р два коммутатора 2 и 2, р две схемы сравнения Зи З, первый, второйи третий сдвигатели 4 4 и 4, узелприоритета 5 и вычитатель 6. Входыпервого операнда устройства соединеныс первой группой входов первой схемысравнения Зи первой группой информационных входов первого коммутатора 2,вторая группа информационньи входовкоторого соединена со второй группой ффвходов первой схемы...

Номер патента: 991416

Опубликовано: 23.01.1983

Авторы: Глушко, Зелтиньш, Осинский, Тимофеев

МПК: G06F 7/52

Метки: умножения

...импульсов синхронизации на фиг. 4 - схема коммутатора,на фиг. 5 - схема блока одноразрядного умножения.Устройство содержит блок 1 формирования импульсов синхронизации,блоки 2 одноразрядного умножения,коммутаторы 3, входные шины 4 и 5первого и второго операндов. Блок 1содержит триггеры 6, образующие кольцевой распределитель 7, элементыИЛИ 8, триггеры 9 и 10, Коммутатор3 содержит элемент НЕ 11, элементыИ 12. Блок 2 содержит сумматор 13,триггеры 14, элементы И 15, элементы 16 задержки,Устройство работает следующим образом.На шины 4 и 5 последовательнымкОдом из и двоичных разрядов посту-пают первые два сомножителяаль аитаои В = ( Ьи , Ьи, , Ь(см. также временную диаграмму сигналов нафиг, 2 для случая и = 4). В первомтакте работы по сигналу...

Номер патента: 991417

Опубликовано: 23.01.1983

Авторы: Белик, Буяло

МПК: G06F 7/52

Метки: деления

...регистра 2 делимого подключены соответственно к и первым входам сумматора 1, и выходов которогоподключены соответственно к вторыми входам матрицы 4 умножения, и выходов которой подключены соответственно к вторым входам сумматора 1,а в вторых входов дополнительнойчасти 5 матрицы 4 умножения и а еевыходов соединены соответственномежду собой.Устройство работае 1 слразом.Одновр на регистры2 и 3 дел соответственно. П ходных процессов в ходе сумматора 1 фо ьтат (част991417 Формула изобретения Составитель В, БерезкинРедактор Т. Кугрышева ТехредТ.фанта КорректорМ, Шароши Заказ 135/б 7 Тираж 704ВНИЙИ Государственногр комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб , д. 4/5 Подписное филиал ППП "Патент", г. Ужгород,...

Номер патента: 991418

Опубликовано: 23.01.1983

Автор: Крылов

МПК: G06F 7/52

Метки: n-разрядных, двух, умножения, чисел

...анализа, После записи операндов в регистрах 19 и 20 блока анализа формируется код, у которого все единицы располагаются рядом, начиная со старшего разряда, следующим образом.Если 1+1-и разряд регистра 19 (20) ( 3 = 1, 2.и) находится в нулевом состоянии, а 1-й разряд регистра - в единичном состоянии, то -й элемент И блока 21 (22) открыт и единичный сигнал с его выхода уста-, навливает +1-й разряд регистра в единичное, а 1-й разряд этого регист. ра в нулевое состояние. Таким образом, устанавливается такое состояние регистров 19 и 20, при котором все единицы кода операндов находятся в старших разрядах, а нули кода - в,младших разрядах. Из двух чисел, записанных в регистрах 19 и 20, большее то, у которого большее количест 19 и 20 поступают...

Номер патента: 993255

Опубликовано: 30.01.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...1 множимого соответственно соединены с первой группой входов матрицы 4 .элементов И 5, выходы (2, , 2 п)-го разрядов которой соединены с соответствующими входами элементов ИЛИ 7 блока б элементов ИЛИ, выходы элементов ИЛИ 7 которого соответственно соединены с (2. . . 2 п)-ми входными разрядами накапливающего сумматора 3, первый и (2 п)-й разрядные входы на" капливающего сумматора 3 соответственно соединены с первым и и -м выходами матрицы 4 элементов И 5, вторая группа входов которой соответственно соединена с выходами элементов И 9 блока 8 элементов И и с входами установки в ноль и разрядов регистра 2 множителя, первые вхоцы элементов И 9 блока 8 элементов И соответственно соединены с прямыми выходами регистра 2 множителя инверсные...

Номер патента: 999044

Опубликовано: 23.02.1983

Автор: Полин

МПК: G06F 7/52

Метки: матричное, умножения

...двоичных цисел,Устройство содержит сумматоры 1-3,элементы И 4-16.Сумматор 1 составляют одноразрядные сумматоры 17-20,сумматор 2 составляют одноразрядные сумматоры 2 и 23,сумматор 3 составляют одноразрядныесумматоры 24 и 25. На входы 26-29подается значение первого операнда,на входы 30-33 - значение второгооперанда. С выходов 34-38 снимаетсязначение результата произведения ).Выходы элементов И 4-7 предназначенных для образования первого частичного произведения, подключенык входам одноразрядных сумматоров17-20. Второе частичное произведениеобразуется элементами И 8-11, выходыкоторых подключены к входам сумматоров 17-19. Третье и четвертое укороченное частичное произведение образуется элементами И 12-4,15-16 соотвественно, выходы которых...

Номер патента: 999045

Опубликовано: 23.02.1983

Авторы: Жабин, Корнейчук, Селезнев, Тарасенко

МПК: G06F 7/52

Метки: умножения, чисел

...и выдачу фф .разрядов мантиссы произведения.Блок 5 умножения мантисс предназначен для перемножения мантисс сомножителей, поступающих поразрядно, начиная со старших Разрядов, на его входы. ффРегистр 10 управления представляет собой е -разрядный ( п -разрядность мантиссы) сдвигаюшей регистр. 4Блок 12 сравнения с минимальным порядком представляет собой схему. сравнения чисел, выполняющую сравнение вычисляемого значения порядка результата с величиной минимального порядка; при котором получаемый результат можно считать равным нулю.,Величина минимального порядка при и разрядах пои рядка равна -2 (один разряд порядка используется для представления его знака).Счетчик 16 нормализации - это триггер.- ный о -разрядный двоичный счетч 1 к, имеющий...