G06F 7/52 — для умножения; для деления

Номер патента: 1310811

Опубликовано: 15.05.1987

Авторы: Гришков, Маргелов, Нежнов, Писков

МПК: G06F 7/52

Метки: процессов, случайных, статистических, характеристик

...выходе сумматора 7 образуетсясигнал о о 2х, =х (ь) -к(с)ь(г) х (ол) кххкоторый поступает на вход квадратора2. На выходе квадратора 1 образуется сигналз =х (е)-к(с)ь(к)й(с-х) и.оНа выходе блока 9 будем иметь сигнал У(С), синфазный с входным, т.е,У(С) = У, ,С), который поступает навход центрирующего фильтра 4,Оох,(ь)=к(ь) ь Ж) х" (-",) ас .о В этом момент времени на выходеблока 9 будем иметь сигнал, противофазный входному, т.е, У (ь.) = -У (С),который поступает на вход центрирующего фильтра 4.Генератор 11 тактовых импульсов,управляя переключателем 8 и блоком9, позволяет получить на входе цент рирующего фильтра 4 переменный сигнал, имеющий форму меандра, амплитуда положительных импульсов которого равна У , а отрицательных - 25У (1:). На...

Номер патента: 1312568

Опубликовано: 23.05.1987

Авторы: Ипатов, Камалетдинов, Корнилов

МПК: G06F 7/52

Метки: двузначного, конечного, поля, характера, элементов

...из р-ичных входных сигналов. Эти же 10 сигналы поступают в качестве запрещающих на первый и третий входы элемента И 8. Если нули поля СР(р) закодированы низкими потенциалами, то каждый из дешифраторов нуля может , 15 быть выполнен в виде элемента ИЛИ, на выходе которого появится нуль лишь в том случае, когда на всех его входах присутствуют нули.Сигналы запрета, .присутствующие 20 на первом и третьем входах элемента И 8, препятствуют прохождению тактовых импульсов от генератора 7 тактовых импульсов через элемент И на тактовые входы обоих генераторов поля 25 СР(р ) и триггера, который остается в нулевом состоянии. Нулевой .сигнал с выхода триггера 9 подается на вто рой .вход сумматора 10 по модулю два. При. этом выходной сигнал сумматора...

Номер патента: 1315970

Опубликовано: 07.06.1987

Авторы: Перминов, Шейк-Сейкин

МПК: G06F 7/52

Метки: умножения

...разрядов в каждой п=п=4. Выражения (1-5), отображающие работу устройства, принимают вид 21=АйВгф (шой 2 );Ц =АВ+а, В 2гз=1 Ач+Ь г"2, (шой 2 ) р2=А, В,+а, В 2+Ь, Л, 2",(14) ения Устройство для умножения, содержащее четыре табличных умножителя и 30 семь сумматоров, причем вход младших разрядов первого сомножителя устройства является первым информационным входом первого табличного умножителя и соединен с первым информациончным входом второго табличного умно- жителя, второй информационный вход которого является входом старших разрядов второго сомножителя устройства и соединен с первым информационным входом третьего табличного умножителя, второй информационный вход которого является входом старших разрядов первого сомножителя устройства и...

Номер патента: 1317431

Опубликовано: 15.06.1987

Авторы: Баранов, Бобровский, Булкин, Галабурда, Епишин

МПК: G06F 7/52

Метки: деления

...уменьшение аппаратных затрат. 10На фиг, 1 приведена функциональнаясхема устройства для деления; нафиг. 2 - пример выполнения функцио"нальной схемы узла образования частного;на фиг. 3 - временная диаграмма выработки синхросигналов.Устройство для деления (фиг.1)содержит второй вычитатель 1, регистр 2 делителя, узел 3 образованиячастного, коммутатор 4, в состав которого входят две группы 5-6 элементов И и группа 7 элементов ИЛИ, третий синхровход 8, первый вычитатель 9,регистр 10 делимого, блок 11 памяти,первый синхровход 12, табличные умножители. 13 и 14, второй синхровход 15.Узел 3 предназначен для формированияи хранения частного, в состав которого входят р-разрядный вычитающийсчетчик 16 и (и-р)-разрядный регистр 17.Выходы р разрядов...

Номер патента: 1317432

Опубликовано: 15.06.1987

Авторы: Белик, Коновалова

МПК: G06F 7/52

Метки: деления

...а ц(а) -1 положительное, то значение двух старших из и ++ 3 разрядов на выходе сумматора 9будет равно 10, а если отрицательное,то 01. Эти два старших разряда в качестве стробирующих поступают на первые два входа блоков 6-7 преобразова ния прямого кода в дополнительный.На выходах блоков 6-7 получается тотже или дополнительный от входного ко-.да код, в зависимости от значенийдвух старших разрядов сумматора 8.Так, если код 10, то на выходе блока6 будет тот же код, что и на входе,а на выходе блока 7 - дополнительныйк входному код. Обратная ситуациянаблюдается при коде 01.На выходе матрицы 4 умножения по 35лучается значение произведения прямого кода а. ц(а) - 1 на код х("1, которое в зависимости от значений двухстарших разрядов 01 или...

Номер патента: 1322264

Опубликовано: 07.07.1987

Авторы: Асцатуров, Батюков, Запольский, Лопато, Подгорнов, Шостак

МПК: G06F 7/52

Метки: деления

...обратной цеп 1 ьчицы С принудительно округленного усеченного делителя. Тогда (Х,-Р)- значение усеченного Оста 11,а, 11 опучаемого приведением к однорядному коду старп 1 их разрядов двухрядного кода остатка, где Р - величина, ца ко горую отличается значение ;сеченного остат Р=.21 1 1)С=Г=2( 11Сг г мс учетом этого и того, что Г = 1/(У +2(Х -Эти соотношения выполняются привсех зцачециях делителя У, заключенного в пределах 1/2 У 1. Таким образом, в сумматоре 5 принудительногоокругления делителя производится добавление к значению (1+3) старшихразрядов делителя, хранящегося в регистре 3 делителя, единицы в младший разряд.В узле 6 вычисления обратной величины формируется значение (1 с+2)старших разрядов обратной величиныприцудительцого...

Номер патента: 1322265

Опубликовано: 07.07.1987

Автор: Шостак

МПК: G06F 7/52

Метки: умножения

...регистр 7 задержки и буферные регистры 3 и 4 всехмодулей 16 обнулены, в регистре 1множимого хранится без знака и-разкрядный 2 -ичный код множимого (и 1 сразрядный двоичный код множимого).Здесь предполагается, что множимоеи множитель представлены в двоичноКкодированной 2 -ичной системе счисления, т,е. каждый разряд как множимого, так и множителя, представляет собой набор из К двоичных цифр.В каждом из и первых тактов работыустройства на его вход 9 поступаетпараллельно Е двоичных разрядов множителя, начиная с младших разрядов.,При этом в -ом блоке 2 вычисленияразрядных значений произведения осу 3 1322шествляется умножение 1 т. двоичных раэрядов множимого, поступающих на еговход первого сомножителя с выхода 11я1-го 2 -ичного разряда...

Номер патента: 1322266

Опубликовано: 07.07.1987

Авторы: Богомаз, Шостак

МПК: G06F 7/52

Метки: умножения

...сумматоров 15 и 16 информация выдается в двоичцо-десягичцом коде с избытком т.6.Пр умеожении деся ичнхдвоичных чисе; устройство работает следующим образом.Режим десятичного умцожетия. Придесятичном режиме умножения цэ каждом такте работы устройства осуществляется умножение двух десятичных цифр первого сомножителя, хранящегося в регистре 1, нл все цифры второго сомножителя, хранящегося в регистре 2. В первом такте управляющий сигнал на входе 18 режима работы устройства разрешает формирование на выходах матрицы 4 умножения четырех слагаемых, предстлвлеццых в двоично-десятичном коде, причем слагаемые первой и третьей гругп в.ходов матрицы умножения представлены в двоичцо-десятичном коде с избытком +6 а слагаемые второй и четвертой...

Номер патента: 1325466

Опубликовано: 23.07.1987

Авторы: Золотовский, Коробков

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...сдвигом на два разряда в сторону старших разрядов. На вход сумматора 1 поступают значения разрядов частного Х= 0; +2, +4 в обратном коле, сумматор 17 не содержит 5Устройство для деления двоичных чисел,содержащее регистры делимого, делителя и частного, два сумматора, коммутатор, причем вход делимого устройства является первым информационным входом регистра де лимого, вход делителя устроиства являетсяинформационным входом регистра делителя, выход регистра частного является выходом результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции деления для чисел с произвольными знаками и уменьшения аппаратных затрат, в устройство введены блок памяти, четыре элемента 2 И - 2 ИЛИ, три...

Номер патента: 1325467

Опубликовано: 23.07.1987

Авторы: Бобровский, Булкин

МПК: G06F 7/52

Метки: деления

...очередного остатка, полученного на сумматоревычитателе 6, переходит в состояние Аз (остаток отрицательный) или в состояние А (в противном случае). Но независимо от этого при переходе в состояния А 1 и Аз формируется произведение, как описано для перехода Ао-+ Ль делителя на код, выбранный из блока 3 памяти по соответствующим значениям стариих разрядов модуля нового очередного делимого и делителя.Если произошел переход А - . Аз, то для получения истинных значений очередных разрядов частного уменьшается содержимое счетчика 5 на единицу младшего разряда, и полученный код со счетчика 5 записывается в младшие р разрядов регистра 12.Если произошел переход А-+Аь то код, хранящийся на счетчике 5, записывается в младшие р разрядов регистра 12....

Номер патента: 1327093

Опубликовано: 30.07.1987

Автор: Плющ

МПК: G06F 7/52

Метки: умножитель

..., 7следующие коды: минус единице. На выходе одноразряд щМ0 0 0 0 код на выходе коммутатора 7; ного сумматора 8 образуется число 1 111 7 5 Равное сумме двух единиц, снимаемых251111 , 7с выходов Больше схем 6, и 6+ срав7 нения и поступающих на входы одноЕсли рассмотреть обратный код, по- разрядного сумматора 8 через первый ,лученный на выходе коммутаторов 7и втоРой 102 элементы РдЛ соот и 73получаемый инвертированием ну ве ственно.левого кода с выходов реверсивныхсчетчиков 5 и 5 как дополнительньйТаким образом, на выходе шести 2 3код некоторого отрицательного числа, входового многоразрядного сумматора то таким образом на выходе коммута образуется код числа, равного сум.торов 7 и 7 вырабатываются значе ме следующих чисел:1 20 - величина с...

Номер патента: 1332312

Опубликовано: 23.08.1987

Авторы: Нозик, Шостак

МПК: G06F 7/52

Метки: деления

...цифры Ч =2 с +с-а -а Ч,+а (а +Ч).Цифра Ч 4 Формируется с обратным знаком на выходе сумматора 2 четвертой строки первого столбца матрицы следующим образом. На выходе сумматора 2 второй строки третьего столбца матрицы формируется результат а 4 Ч,+а 5 в результате сложения значения разряда а делителя А, поступающего с четвертого входа 5 группы 45 входов делителя устройства, со значением произведения а 4 Ч , поступающего с.выхода умножителя 1 второй строки третьего столбца матрицыС выхода соответствующего сумматора 2 зна чение аЧ +Я 5 подается на вход уменьшяемого вычитателя 3 третьей строки второго столбца матрицы, на вход вычитаемого которого поступает произ-, ведение -Ч а с выхода умножителя 1 55 третьей строки второго столбца матрицы, С...

Номер патента: 1332321

Опубликовано: 23.08.1987

Авторы: Дрозд, Муравинец, Огинский, Полин, Романов

МПК: G06F 11/10, G06F 7/52

Метки: величины, вычисления, двоичной, дроби, нормализованной, обратной, приближенного

...поправка сФ определяется инверсией (и) младших разрядов кода Х, что может быть представлено формулой Учет поправкидля более точной аппроксимации функции У = 1/Х выполняется с использованием узла ч.Узлы 6 - 1 О обеспечивают контроль вычисления обратной величины нормализованной дроби по приближенной Формуле, В основу контроля положены соотношения, имеющие место в приближенной Формуле между посчитанными по ней значениями и их делимостью на три. Остатки,от деления на три 1 и 2 кодируются соответственно О 1 и 10. Остаток 0 имеет два представления 00 и 11.С выход регистра 1 прямой код дво 40 ичной дроби, сдвинутый на один разряд в сторону старших разрядов, поступает на первый узел 2 вычитания, где вычитается из постоянной величины 3+2 , а...

Номер патента: 1334143

Опубликовано: 30.08.1987

Авторы: Горбенко, Маркелов, Сныткин, Тимченко

МПК: G06F 7/52

Метки: gf(р, галуа, полей, произвольных, расширенных, умножения, элементов

...блока 10распределения и одновременно черезэлемент ИЛИ 13 поступает на первыйвход элемента И 14, С выходов АЦП 15снимается цифровой код, который поступает на управляющие входы ДПКД121 на другой вход 2 которого поступают импульсы с генератора 11. С выхода ДПКД 12 на второй вход элементаИ 14 поступают импульсы с измененнымв зависимости от длительности импульса с вьгхода блока 19 периодом ихследования. Эти импульсы проходятчерез открытый элемент И 14 на входблока 10 распределения в такой последовательности, которая определяетсяномером входа, на котором существует,единичный сигнал от дешифратора 9.Эта последовательность импульсов с выходов блока 10 распределения управляет работой элементов И 17 по их второму входу, на первый вход которьгх...

Номер патента: 1335983

Опубликовано: 07.09.1987

Авторы: Варшавский, Мараховский, Розенблюм, Цирлин

МПК: G06F 7/52

Метки: умножения

...сомножителя устройства, выход М-го элемента И первого столбца матрицы является прямым выходом 2 М-го разряда произведения устройства, выход д-го элемента И первого столбца матрицы соединен с прямым входом первого слагаемого (д+1)-го сумматора первого столбца матрицы, прямые выходы суммы всех сумматоров М-й строки и (М)-го столбца матрицы являются50 прямыми выходами соответствующих разрядов произведения устройства, прямой выход суммы каждого одноразрядного сумматора К-й строки матрицы соединен с прямым входом первого слагаемого55 следующего сумматора той же строки матрицы (К,2 М), прямой выход переноса сумматора К-го столбца матрицы соединен с прямым входом пе 34реноса 1.-го сумматора (К+ 1) -го столбца матрицы, выходы элементов И...

Номер патента: 1335984

Опубликовано: 07.09.1987

Авторы: Рогозов, Чернов

МПК: G06F 7/52

Метки: двоичный, двухразрядный, инжекционного, типа, умножитель

...будут рагны единице 1 , поэтому с баз пороговых детекторов 7 и 11 будет отбираться ток, равный единице 1 , а так как в базы этих транзисторов инжектируются токи 0,51 то они закроются. Следовательно, на выходных шинах 18 и 19 будем иметь сигнал высокого логического уровня: 5=8,=1, 8=хУ,=О (так как х,=О), а Б =х, х, лу у =0 (так как х =0).Поэтому результат умножения двух частей (10) =2 , и (11), =3, равен (848 8,5)=(0110), -6 .Ес.пи все входные сигналы равны нулю: х,=х =у,=у=1, то пороговые детекторы 8 и 12 и отражатели 5,6,9, 10 тока будут закрыты (их коллекторные токи равны нулю), следовательно с баз пороговых детекторов 7 и 11 ток отбираться не будет. Поэтому транзисторы 7 и 11 откроются: Я=8,=8 =5 =-О.Аналогичным образом можно...

Номер патента: 1335985

Опубликовано: 07.09.1987

Авторы: Белик, Коновалова

МПК: G06F 7/52

Метки: величины, вычисления, двоичной, дроби, нормализованной, обратной

...у, =3-2 х (фиг.2), подаетсяна умножитель 4, на который поступаетпрямой код нормализованной двоичнойдроби с выхода регистра 1, Как видноиз графика на фиг,2, ху,1, что инаблюдаем на выходе умножителя. Необходимо достигнуть более точного приближения к обратной величине, т,е.1 пп х. у; -+ 1, где 1.=1 - т - число5985 2 итераций, что и достигается с помо 10 15 20 25 30 35 40 45 50 55 щью устройства.1,сли на выходе матрицы умножения получили значение 1 .ху с 10, то на1входы элемента И 7 поступают единичные сигналы. Двоичный код с выхода счетчика 8 подается на входы вычитаемого сумматора-вычитателя 3. Результат вычитания на выходе сумматоравычитателя 3 получается меньше предыдущего. Процесс увеличения значения счетчика и уменьшения...

Номер патента: 1335986

Опубликовано: 07.09.1987

Авторы: Иванов, Чулошников

МПК: G06F 7/52

Метки: величин, вычисления, двух, отношения, процентного

...импульс, С учетом сказанного, можно записать равенство, определяющее зависимость между коли чеством импульсов, поступивших на вход блока 17 и снимаемых с его выхода, в виде При этом процесс поступления импульсов с выхода генератора 1 через элемент И 2 и импульсов переполнения через элемент И 3 будет продолжаться до тех пор, пока на вход счегчиковК9 и 10 не поступит А 2 импульсов. В течение этого времени элементом И 6 будет А раз зафиксирован "нулевой код" в счетчике 9 и столько же раз появится импульс на его выходе переполнения. В момент завершения вычиктания А 2 импульсов на выходах элементов И 6 и И 7 фиксируются уровни логических единиц и срабатывает элемент И-НЕ 8. Перепад из единицы в ноль на выходе элемента И-НЕ 8 приводит к тому,...

Номер патента: 1339553

Опубликовано: 23.09.1987

Авторы: Валов, Виткин, Герасимов

МПК: G06F 7/52

Метки: деления

...работает следующим.об- .разом.Исходное состояние задается сигналом системного сброса, по которомувыходы блоков 3 и 3 устанавливаются в нулевое состояние, синхронизирующие сигналы с выходов блока 8 отсутствуют, а сигнал готовности на еговыходе 10 устанавливается в единичное состояние, Выход сумматора 17 устанавливается в нулевое состояние,а в сумматоры 14 и 15 записываетсякод числа "1" и " - 1" соответственно.После поступления операндов Х и Усоответственно на входы делимого иделителя на выходах схем 1 и 2 сравнения и на сигнальных выходах блоков3, и 3 будет находиться информацияо соотношениях между значениями поступивших операндов и исходными значениями делимого и делителя, хранящихся соответственно в сумматоре 17и блоках 3, и 3 ....

Номер патента: 1352481

Опубликовано: 15.11.1987

Автор: Бобров

МПК: G06F 7/52

Метки: умножитель, четырехзначный

...О, 1, 2 в виде амплитуд тока всоответствии с амплитудами тока навыходе 17,Полное описание работы схемы четырехзначного умножителя сведено втабл,2,Работа умножителя поясняется напримере; где множимое равно трем, амножитель - двум (пятый справа столбец табл,2),И входов 1, 2 и 3 умножителя вытекают токи весом 2, 1 и 2 соответственно, а из входов 4 и 5 - весом 2и 3 соответственно. Следовательно,в базы детекторов Д 6, Д 7, Д 8 и Д 9втекают токи весом 1, О, О, 0 единиц. Следовательно, входной отражатель О 4 закрыт.Таким образом, из входных вентилей открыт только один детектор Д 6,который отключает на землю токи инжекторов 012 и 013. Поэтому отражатель 015 открыт и отсасывает из инжекторов отражателей 010 и 011 подве единицы тока.Открытые...

Номер патента: 1354186

Опубликовано: 23.11.1987

Автор: Белик

МПК: G06F 7/52

Метки: деления

...потенциальных сигналон на входах сумматора б иматричного умножителя 4 возникает непрерывный переходный процесс, которыйможет быть описан формулойх"+1 = -о, (а) - 1) х + Ьу (а),где Ь - делимое;а - делитель;х - частное,а индексы при х указывают номер итерации. Выходные сигналы, поступающиес (п+2)-х выходов матричного умножи"теля 4, поступают на вход блока 10 ив зависимости от значений 55,двух старших разрядов сумматора 7 могут появляться на выходе блока 10,то ли в прямом коде, если 17= О, аб = 1, то ли в дополнительном, если5,=1, аб=О.После нескольких итераций переходный процесс завершается и устройствоприходит в устойчивое состояние, приэтом на выходе устройства устанавливается код, соответствующий кодучастного от деления входных...

Номер патента: 1357946

Опубликовано: 07.12.1987

Авторы: Батюков, Шостак

МПК: G06F 7/52

Метки: деления

...хранимо"го в регистре 2 и поступающего напервую группу входов блока 11 с выко 55дов 25 регистра 2, и значения либостарших разрядов обратной величиныот принудительно округленного значения старших разрядов делителя, либо старших разрядов делимого, поступающего на вторую группу входов блока 11 с выходов 26 коммутатора 10. На выходах 27 блока 11 умножения образуется произведение в однорядном коде.В блоке 12 осуществляется перемножение значения (1+2) старших разрядов обратной величины от принудительно округленного значения старших разрядов делителя, образованного на выходах 22 узла 9 и поступающего на первую группу входов блока 12, и значения старших В+3) разрядов делимого, поступающих с выходов 19 старших разрядов регистра 1 делимого на...

Номер патента: 1357947

Опубликовано: 07.12.1987

Авторы: Батюков, Шостак

МПК: G06F 7/52

Метки: деления

...31 второго блока 10 умножения, путем подачи на управляющий входселектора 13 уровня логического нуляс выхода элемента НЕ 14. Уровень логическога нуля на его выходе устанавливается в том случае, если на выходе30 старшего разряда второго сумматора8 устанавливается уровень логическойединицы. Во всех других случаях навыходы 32 селектора 13 пропускаетсязначение К цифр частного с выходов31 второго блока 10 умножения.Блок 10 производит умножение значения однорядного кода (К+4) старшихразрядов остатка, поступающего на еговходы первой группы с выходов 29младших разрядов сумматора 8, на значение (К+2) старших разрядов обратнойвеличины, поступающее на его входыс выходов 28 узла 6, На выходах 31блока 10 формируется значение К цифрчастного.В...

Номер патента: 1361545

Опубликовано: 23.12.1987

Авторы: Кургаев, Опанасенко

МПК: G06F 7/52

Метки: деления

...разряда значение характеристики делимого А. Полученное значение разности мантисс логарифмов (2) поступает на входы блоков 9 и 10, которые совместно с сумматором 11 реализуют вычисление экспоненты согласно (1) и (3). На выходах 50 55 Делимое А поступает на входы блоков 1 и 2, которые содержат характеристику и мантиссу соответствующих значений логарифма. В зависимости от значений групп старше, средних и 25 младших разрядов делимого А на инкрементор 3 через мультиплексор 4 поступает значение характеристики логарифма из блока 1 (в случае наличия хотя бы одного единичного разряда в ЗО группе старших и средних разрядовделимого А, что определяет формирование управляющего сигнала элементом ИЛИ 5 для мультиплексора 4 (или из.блока 2) при...

Номер патента: 1368882

Опубликовано: 23.01.1988

Автор: Шостак

МПК: G06F 7/52

Метки: умножения

...2суммирования. Сумматор содержит элементы И 78-81, элементы ИЛИ 82-84,элемент НЕ 85 и элемент 86 сложенияпо модулю два. Схема этого сумматора35известна и описывается следующими логическими выражениями: Функция генерации переноса,Функция транзита пере носа,сумма, перенос и дублирующий перенос соответственнофразрядные слагаемые 50 сумматора. С помощью элемента И 3 и первого блока 4 свертки по модулю два на выходе последнего Формируется значение предсказываемой четности результата устройства в соответствии с соотношением;Р, = Р Р 1 дРЯРОЮ Рсд,четкости соответственномножимого Х и множителяу1Р , Рь - четности соответственнопервого А и второго Вслагаемых,Р - четность дублирующих песреносов блока 2 суммирования,Р - предсказываемая...

Номер патента: 1372321

Опубликовано: 07.02.1988

Авторы: Галченков, Лауберг, Чудина

МПК: G06F 7/52

Метки: величины, вычисления, запятой, ненормализованных, обратной, плавающей, приближенного, чисел

...сигнала навыходе блока 2 равна числу групп,на которые разбита мантисса. Выходной сигнал блока 2 поступает на адРесный вход блока 3, На первом выходе блока 3 анализа получается мантисса результата требуемой разрядности,которая поступает на выход 8 устройства. На втором выходе блока 3 получается значение коРрекции порядка, 40разрядность которого равна разрядности порядка.Инвертированный порядок поступаетна первый вход сумматора 1 с выходаблока 4, на вход которого поступает 45порядок операнда. На выходе суммысумматора 1 получается порядок реэультата, который поступает на выход9 устройства.Сигнал с выхода переноса сумматора 1 поступает на выход 7 устройства.Знак мантиссы оперенда является знаком мантиссы результата и в устройстве не...

Номер патента: 1374217

Опубликовано: 15.02.1988

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...прием в накапливающий сумматор 3 с его разрядных входов инверсного значения информации, а также запись единицы в первый разряд буферного регистра 26, На этом первый такт работы устройства заканчивается, 40Во втором такте одновременно с выполнением суммирования в накапливаю-. щем сумматоре 3 и формированием в нем промежуточного результата, равного 0,0000010011, выполняются следующие действия. На выходах суммы комбинаци-онного сумматора 27 формируется значение 8=8 Б 8,=010+001+001=100, в результате чего на выходе третьего элемента И 23 третьей группы 22 образуется сигнал " 1". Этот сигнал выполняет следующие действия: во-первых, через третий элемент И 19 первой группы 18 и первый элемент ИЛИ 24 настраивает коммутаторы 5 группы 4 на...

Номер патента: 1376082

Опубликовано: 23.02.1988

Авторы: Заблоцкий, Самусев, Спасский, Шостак

МПК: G06F 7/52

Метки: деления, умножения

...такт (до корректирующего такта).Сумматор 5 предназначен для округления кода старших разрядов делителя путем прибавления к нему логической единицы, подаваемой через вход 16. При этом на выходе сумматора 5 может сформироваться код, имеющий количество разрядов на единицу большее, чем входной код. Это происходит в том случае, если во всех разрядах входного кода установлена логическая единица.- В этом случае на разрядах выхода 13 Формируется нулевой код, а на выходе 14 - логическая единица.Узел 6 деления предназначендля деления, например, %+1)-х разрядного двоичного числа, код которого установлен на входе 25 узла на %+3)-х разрядное двоичное число, код которого установлен на входе 13 узла, при условии, что оно не равно нулю, В случае, если...

Номер патента: 1381491

Опубликовано: 15.03.1988

Авторы: Золотовский, Коробков

МПК: G06F 7/52

Метки: арифметическое, множительно-делительное

...через блок 7 элементов И и регистр 15 на вход сомножителя умножителя 9.Блок 7 элементов И используется для отключения сумматора 6 от входа умножителя.Элементы И 7 имеют трехстабильный выход. По сигналу С , поступающему в конце сигнала С, М (2 ш) запишется в регистр 15. По сигналу С э запускается операция умножения, По окончании умножения подается сигнал С и информация из умножителя 9 переписывается в регистр 10, Одновременно по сигналу С содержимое регистра 2 перепишется(к ЫЫр.) Ы рТаким образом, при подаче соответствующих сигналов на тактовые входы 16-21, предлагаемое устройство(в отличие от известных) позволяет выполнять операции алгебраического сложения, умножения, формирования типа и р икЦ аЫ,Д аЫ. и скобку Горнера ф==К=(а Ь + с)....

Номер патента: 1381492

Опубликовано: 15.03.1988

Авторы: Гузенко, Корченко, Купреев, Прозоров, Стасюк, Трощенко

МПК: G06F 7/52

Метки: деления

...вход (1+ 1)-го вычислителя значений разрядов второй группы, И, наконец, в и-м сумматоре 5 по выра- жению (5) вычисляется значение 2(" , которое подается на вторые входы и-х вычислителей 3 и 5 значений разряцов, а на их разрядных выходах образуются п-е младшие разряды х , х. , о(Н(2)у , у искомых векторов х, у, которые поступают на и-е разряды 12( 12 , 13 , 13 первого 12 и вто(2) (1) (2)рого 13 выходов. Знаки искомых переменных Х и У образуются на выходах 40 первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и поступают соответст(1) в енн о н а э наковые разряды 1 2 и 1 3первого 1 2 и второго 1 3 выходов . Таким образом , э а время , равное з а д е ржке сигнала между входами и выходами элементов , на первом 1 2 и втором 1 3 выходах...