Устройство для деления чисел

Союз СоветскнкСоцнапнстмчеснннРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ-летия иевский ордена Ленина политехнический Великой Октябрьской социалистичес 1) Заявитель 54 7 УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИ исли- споль ель зовано и х вычислител д ельногодействия,Известно устройство для деленияпоследовательного типа, которое содержит сдвиговые регистры, схему округления, схему определения знака,сумматор, логические элементы и триггеры 111.Известно также двоичное устройство для деления, содержащее сдвиговыерегистры с параллельной записью информации, два одноразрядных сумматора-вычислителя последовательного действия, блок анализа, знаков, блок анализа сходимости процесса, логицескиеэлементы 12,Однако принцип работы таких устройств не позволяет в полной мере использовать в нем динамические регистры с большой степенью интеграции,требует больших аппаратурных затрат. етение относится к вытехнике и может бытьри построении цифровыьных машин после оват Наиболее близким по техническойсущности к изобретению является устройство для деления чисел последовательного типа, содержащее регистрыделителя, делимого, частотного, одноразрядный сумматор, триггер, два логических элемента И, логический элемент И-ИЛИ, причем выход регистраделителя соединен с его входом, выходрегистра частного соединен с первымвходом логического элемента И-ИЛИ, Вустройстве в каждом цикле определяется одна цифра частного, которая записывается в реверсивный статическийсдвиговый регистр, Цикл схемы устройства составляет Гп+2) такта 3 ),Недостатками данного устройстваявляется невысокое быстродействие ибольшие аппаратурные затраты, сзязанные с длиной регистров делимого и делителя, невозможностью использованияв нем в полной мере динамических регистров с большей степенью интегра 907544 4Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, что в устройство для деления введены четыре регистра, второй логический элемент И-ИЛИ, сумматор по модулю два, причем вход регистра делимого соединен с выходом суммы одноразрязного сумматора, выход переноса которого соединен с входом первого реги О стра и с первым входом первого логического элемента И, вход регистра частного соединен с выходом второго регистра, вход которого соединен с выходом первого логического элемента 15 И-ИЛИ, выход регистра делимого соединен с первым входом второго логического элемента И, выход которого соединен со входом третьего регистра, выход которого соединен с первым входом 0 одноразрядного сумматора, выход реги стра делителя соединен с первым входом сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера, с первым входом д второго логического элемента И-ИЛИ и вторым входом первого логического элемента И-ИЛИ, а выход - с вторым входом одноразрядного сумматора, третий вход которого соединен с выходом З 0 второго логического элемента И-ИЛИ, вход синхронизации триггера соединен с первой тактовой шиной, вторым и третьим входами второго логического элемента И-ИЛИ, третьим и четвертым входами первого логицеского элемента ИИЛИ, четвертый вход второго логического элемента И-ИЛИ соединен с выходом первого регистра, информационный вход триггера соединен с выходом четвертого регистра, вход которого соединен с выходом первого логического элемента И. второй вход которого соединен с второй тактовой шиной и вторым входом второго логического элемента И, первый вход первого, второй вход второго логических элементов И, третьи входы первого и второго логических элементов И выполнены инверсными50На фиг. 1 представлена функциональная схема предлагаемого устройства; на Фиг. 2 - вариант построения регистра частного.. Устройство содержит и+1-разрядный. 5 (и - разрядность мантисы, 1 - разрядность представления знака) регистр делителя 1, сумматор 2 по модулю два,одноразрядный сумматор 3 последовательного действия, и+1-разрядные регистры делимого 4 и частного 5, С 11 триггер 6 управления, первый , второй 8, третий 9 и четвертый 10 одноразрядные (динамические) регистры,первый и второй элементы И-ИЛИ 11 и12, первый и второй логические элементы И 13 и 14, первую и вторую тактовые шины 15 и 16.Выход регистра 4 делимого соединенс его входом, выход регистра 5 частного соединен с первым входом логического элемента И-ИЛИ 11, вход регистра 4 делимого соединен с выходом суммы одноразрядного сумматора 3, выходпереноса которого соединен с входомрегистра 9 и с первым входом логического элемента И 13, вход регистра 5частного соединен с выходом регистравход которого соединен с выходомлогического элемента И-ИЛИ 11, выходрегистра делимого соединен с первывходом логического элемента И 14,выход которого соединен с входом регистра 10, выходом соединенного спервым входом одноразрядного сумматора 3, выход регистра 1 делителя соединен с первым входом сумматора 2по модулю два, второй вход которогосоединен с инверсным выходом триггера 6, с первым входом, логическогоэлемента И-ИЛИ 12 и вторым входом логического элемента И-ИЛИ 11, а выходс вторым входом одноразрядного сумматора 3, третий вход которого соединен с выходом логического элементаИ-ИЛИ 12, вход синхронизации триггера 6 соединен с тактовой шиной 15,вторым и третьим входами логическогоэлемента И-ИЛИ 12, третьим ицетаертым входами логического элемента 11, четвертый вход логическогоэлемента И-ИЛИ 12 соединен с выходомрегистра 9, информационный вход триггера 6 соединен с выходом регистра8, вход которого соединен с выходомлогического элемента И 13, вторымвходом соединенного с тактовой шиной16 и вторым входом логического элемента И 14, первый вход логическвгоэлемента И 13, второй вход логического элемента И 14, третьи входы логических элементов И-ИЛИ 11 и 12 выполнены инверсными.Устройство работает следующим образом,Тактом Тбудем называть временной интервал представления в машинном цикле 1-го разряда числа последовательного кода младшими разрядамивперед, Таким образом, начало машинного цикла определяется тактом Тпредставляющим самый младший разрядчисла, конец цикла - тактом Т,. 1И 1представляющим знаковый разряд числа, Началу каждого цикла соответствует такое расположение информации вдинамическом регистре, находящемся в орежиме хранения при котором 1-й разряд числа находится в 1-ом разрядерегистра,В исходном состоянии в регистрезаписан прямой код делимого, в регистре 1 - прямый код делителя, Будемсчитать, что делимое меньше делителяВ знаковых разрядах регистров 1 изаписаны нули. В регистрах 5, 7, 8,9 и 10 записана нулевая информация, 20триггер 6 находится в нулевом состо.янии.Деление осуществляется за и+1 цикл.Цикл схемы устройства соответствуетразрядности операндов и равен (и+1) - 5му такту. В основу алгоритма деления положен метод деления без восстановления остатка.Рассмотрим работу устройства в 1-мцикле деления. 8 начале 1-го цикла О(1-1)-й остаток, в регистре 1 - делитель в младших разрядах регистра 5)1-2 цифр частного, Триггер 6 управления хранит знак (1-1)-го остатка, 15Формирование 1-го остатка осуществляется следующим образом,В зависимости от знака предыдущего (1-1) -го остатка на один из входов сумматора 3 подается прямой или дополнительный код делителя. При единичном состоянии триггера 6 через сумматор 2 по модулю два выдается прямой код делителя, при нулевом обратный код. Дополнительный код делителя формируется подачей на вход переноса сумматора 3 через Элемент И-ИЛИ 12 единицы младшего разряда в такте Т 1 . Сдвинутый по отношению к делителю на один. разряд влево (1-1)-й остаток подается на второй вход сумматора, Сдвиг (1-1)-го остатка в регистр 4 обеспечивается коммутацией цепей циркуляции последнего через од норазрядный динамический регистр 1 О на выход суммы 5 сумматора 3, В такте ТИ выдача кода из регистра 4 блокируется элементом И 14. Знак 1-го остатка и значение очередной (и+1)-й цифры частного определяется переносом, вырабатываемым сумматором 3 втакте Т)1+,1(в последнем такте цикла),При единичном переносе в (и+1) -мтакте знак 1-го остатка положительный, при нулевом - отрицательный,Знак 1-го остатка Формируется элементом И 13 по условию Т Р изаписывается в такте Т следующего(1+1)-го цикла на триггер 6, Задержка записи знака на один такт осущест.вляется одноразрядным динамическимрегистром 8. Запись полученной в 1-мцикле (и+1)-й цифры частного в регистр 5 осуществляется в такте Т.1(1+1)-го цикла с инверсного выходатриггера 6 через элемент И-ИЛИ 11 иоднораэрядный динамический регистр7, Коммутация цепей циркуляции регистра 5 через дополнительный регистр7 обеспечивает сдвиг инФормации вкаждом цикле на один разряд вправо.Таким образом, после выполнения 1-го цикла в регистре 4 находится1-й остаток, на прямом выходе триггера 6 - знак 1-го остатка, на инверсном выходе - 1-я цифра частного. После выполнения (и+1) -го цикла на инверсном выходе триггера 6 Формируется младшая дополнительная цифра частного, которая используется для округления результата, Старшие и разрядов частного (кроме знакового) записываются в старших и разрядах регистра 5. Округление результата производится на сумматоре 3 (не показан) за один цикл, и ео можно совмещать с циклом выдачи. Знак результата можно формировать с помощью сумматора 3 в цикле приема операндов и записывать в такте Т первого цикла в регистр 5, Однако при этом усложняются входные схемы сумматора, поэтому целесообразнее знак формировать на отдельном Т-триггере (не показан) . Рассмотрим состояния узлов и регистров устройства при делении чисел 0,0101:0,1000 = 0,1010.Деление без округления осуществляется за и циклов. Старшие иразрядов частного при этом формируются на своих местах. В первом разряде регистра 5 всегда нуль (см, таблицу).Первый младший разряд частного соответствует инверсному выходу триггера 6, Поэтому формирование окончательного результата осуществляется таким же7514 10 15 20 25 30 35 40 45 50 55 90 образом, что и при округлении, с той лишь разницей, что на первый вход сумматора 3 поступает инФормация с первого разряда регистра 5. Такое Формирование частного на регистре 5 и триггере 6 требует дополнительных затрат на коммутацию входов сумматора 3, Если деление производится всегда без округления, весь результат удобнее формировать на регистре 5. Каждая (п.+1)-я цифра частного может быть определена как перенос из (и+1) -го разряда при формировании З.-го остатка. Запись сформированной таким образом (и+1) -й цифры частного осуществляется в такте Т 1 и 4) З.-го цикла через элемент И-ИЛИ 11, в первый разряд регистра 5, Мантиса частного при этом после выполнения и-го цикла формируется в младших и разрядах регистра 5, который выполнен в виде двух подрегистров: одноразрядного регистра 5.1 и п-разрядного регистра 5.2.Такое построение схемы формирования результата деления позволяет осуществлять выдачу непосредственно с регистра 5 и осободить в этом цикле сумматор.Заметим, что в первом цикле деления в регистре 5 всегда записана единица в таблице обозначена 1 ), котоо рая не является одним из разрядов частного и не влияет на конечный результат, так как при делении с округлением она сдвигается в регистр 7, а при делении без округления на ее место при окончательном формировании частного записывается знак результата, Эту единицу можно использовать как маркерную для определения конца операции деления, что позволяет упростить блок управления,В изобретении регистры выполнены динамическими, разрядность (и+1) регистров делимого, делителя и частного является одинаковой, что является существенным достоинством по сравнению с известным устройством, в котором используется два динамических регистра с разрядностью и+3 и и+2 и реверсивный сдвиговый регистр частного с разрядностью и+3. Сложность одного разряда реверсивного сдвигового регистра примерно в 1,5 раза боль-, ше по сравнению с односторонним сдвиговым регистром, Таким образом, выигрыш в оборудовании по сравнению с известным устройством составляет величину 0,5 (и+3) "1,р + .1,Р, где 1,р сложность одного разряда одностороннего сдвигового регистра. Возможность построения устройства полностью на динамических регистрах позволяет еще в большой степени сократить стоимость, габариты и надежность устройства.Цикл работы схем известных устройств составляет п+2 или и+3 такта и не равен циклу хранения в других регистрах, а также памяти вычислительных машин, в состав которых оно входит, Другими словами, цикл схемы известных устройств отличается от машинного цикла. Это требует дополнительных аппаратурных затрат при построении блока управления, в частности счетчика тактов,В предлагаемом изобретении цикл устройства совпадает с машинным циклом, что дает возможность использовать общие для вычислительного устройства тактирующие сигналы Т 4, Т 4)Деление в известном устройстве осуществляется за (и+2)х Гп+1) тактов. В изобретении частное формируется за (и+1) тактов.Таким образом, время выполнения операции деления в изобретении уменьшается на один цикл по сравнению с известным устоойством. Формула изобретения Устройство для деления чисел, содержащее регистр делимого, регистр делителя, регистр частного, одноразрядный сумматор, триггер, логический элемент И-ИЛИ, два логических элемента И, причем выход регистра делителя соединен с его входом, выход регистра частного соединен с первым входом логического элемента И-ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены четыре регистра, второй логический элемент И-ИЛИ, сумматор по модулю два, причем вход регистра делимого соединен с выходом суммы однораз. рядного сумматора, выход переноса которого соединен с входом первого регистра и с первым входом первого логического элемента И, вход регистра частного соединен с выходом второго регистра, вход которого соединен с выходом первого логического элемента И-ИЛИ, выход регистра делимого соеди44 9075 нен с первым входом второго лог ческого элемента И, выход которого соединен со входом третьего регистра, выход которого соединен с первым входом одноразрядного сумматора, выход регистра делителя соединен с первым входом сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера, с первым входом второго логического элемента И-ИЛИ и 1 О вторым входом первого логического элемента И-ИЛИ, а выход - с вторым входом одноразрядного сумматора, третий вход которого соединен с выходом второго логического элемента И-ИЛИ 15вход синхронизации триггера соединен с первой тактовой шиной, вторым и третьим входами второго логического элемента И-ИЛИ, третьим и четвертым входами первого логического элемента 20 И-ИЛИ, четвертый вход второго логического элемента И-ИЛИ соединен с выходом НИИПИ Заказ 592/58 ираж 732 Подписное филиал ППП "Патент",г.ужгород, ул,Проектная,4 первого регистра, информационный входтриггера соединен с выходом четвертого регистра, вход которого соединенс выходом первого логического элемента И, второй вход которого соединенс второй тактовой шиной и вторым входом второго логического элемента И,первый вход первого, второй вход второго логических элементов И, третьивходы первого и второго логическихэлементов И выполнены инверсными-,Источники информации,принятые во внимание при экспертизе1, Патент США 1 т" 3816733,кл, С 06 Е 7/54, 1974.2 Авторское свидетельство СССРУ 541171, кл. 6 06 Г 7/39, 19743. Самофалов К. Г., Корнейчук В,ИТарасенко В. П. Электронные цифровыевычислительные машины, Киев, нВищашкола, 1976 (прототип),