Конвейерное множительное устройство

Союз СоветскыкСоцыапыстычесиыкРеспубпни ОП ИСАНИИИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22)За леио 0 З.06.80 (21) 2921 т 5 З 7/18-21 тс присоединением заявки МТ. К. Исмаилов, А.З. Гадживерд Ф,М. 2) Авторы изобретения е Специальное конст приборостроения н АН Азе) Заявитель 5 тт) КОНВЕЙЕРНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТ вычи сли ть исполькопроизводиых вычисли оженив, сочисел, схентили и элеладаетго быстм ожиерацииующих пар Известнония, содержагистры множи атороблаОднак о устроиство так .быстродействием, операндов не мож ает низким акт подачи т быть Изобретение относится ктельной технике и может бызовано при,построении высотельных процессоров ци 0 тровтельных машин.Известно устройство умндержащее датчик случайныхму сравнения, счетчики, вемент задержки 1 11Однако такое устройствонизкой производительностьюродействие ограничено времедания окончания выполненияумножения перед вводом посоперандов. кже устройство умножее матрицу элементов,го и множителя и сумАллахвердов, К.Х. Исм .Н, Винтаев и Ф.А. Ма кторское бюро радиофизчного центра "Каспий"айджанской ССР меньше времени полного выполнения операции умноженияНаиболее близким по технической сущности к изобретению является кон-вейерное множительное устройство, со" держащее матрицу сумматоров размерности й х М (где 1)1 Ъ, и- разряд-,- ность сомножителей, М =. И+1), первая строка матрицы содержит И сумматоров, каждая последующая строка матрицы содержит М сумматоров, последний столбец матрицы содержит М сумматоров, каждый. предыдущий столбец матрицы содержит И сумматоров, И+3 регистров множителя, М регистров множимого, каждый йэ которых разбит на й подрегистров, буферный регистр, который разбит на й подрегистров, причем входы первых подрегистров множимого соединены с соответствующими разрядами первой информационной шины, выходы ,1)-го подрегистра множимого поразрядно соединены со входами (1+1,1)-го подрегистра множимого=1Й,=), 3 90386 =1И)входы буферных подрегистров соединены с Соответствующими выхо дами М старших сумматоров последней строки матрицы, выходы сумматоров последней строки матрицы подключены к 5 выходной шине устройства, входы первого регистра множителя соединены с соответствующими разрядами второй инФормационной шины, выходы 1- го регистра множителя (=1. ,М+3) поразряд(с 0 соединены со входами (1+1)-го регистра множителя и с управляющими входами соответствующих Й младших суммато ров мат рицы2 ).В известном конвейерном множитель Л 5 ном устройстве операнды могут вводи ться в умножитель в такте, равном вре мени окончания работы одной группы сумматоров матрицы, т,е. такт пода,чи группы разрядов операндов опреде ляется временем последовательной работы двух сумматоров, составляющих группу.Цель изобретения - повышение быстродействия устройства. 25 Поставленная цель достигается тем, что в каждую строку матрицы устройства введены М регистров переноса,в первую строку матрицы введены Й регистров частичных сумм, в каждую последующую строку матрицы, кроме последней, введены М+1 регистров частичных сумм, причем выходы 1-го буферного подрегистра ( =1М) со 35 ответственно соединены с младшими информационными входами сумматоров первой строки матрицы, выходы суммы )-го сумматоры (=1 .М)= =1 М) поразрядно соединены с входами соответствующего регистра частичной суммь 1, выходы которого соответственно соединены с младшими информационными входами (1+1,-го сумматора матрицы, Й младшие выходы(1,-го подрегистра множимого (1= =1М, ) 1 .,Й) поразрядно соединены со старшими информационными входами (-го сумматора (1=1,.Й=1, ,Й) соединен с старшим информационным входом (1)+1) - го сумматора(,11Й, =1. . .Й)матрицы, выход переноса каждого сумматора матрицы, кроме сумматоров последнего столбца, соединены со входом соответствующего регистра переноса, выход (11)-го регистра переноса (1=- 1 . . Й 1 = 1 М)кроме последнего в первой строке матрицы,соединен со входом переноса(Я,+1)-го сумматора матрицы, выход последнего регистра переноса соединен с информационным входом последнего .сумматоравторой строки матрицы, входы первыхподрегистров множимого соединены свыходами соответствующих последнихподрегистров множимого,На чертеже представлена структурная схема устройства.Конвейерное множительное устройсвто содержит матрицу сумматоров 1-19,регистры 20-35 переноса, регистры 36-49 частичной суммы, регистры 50-56 множителя, подрегистры 57-61множимого, буферный регистр 62, выходная шина 63, инФормационные шины 64 и 65.Подрегистры 57-61 множимого разбиты на М подрегистров (М)"и-разрядность сомножителей) в к.аждойстроке матрицы.Буферный регистр 62 разбит на Мподрегист ров,8 устройстве входы подрегистров 57,1-57.4 множимого соединены ссоответствующими разрядами информационной шины 64 и соответственно с выходами устройства подрегистров 6.1,1 т 61,4множимого, выходы подрегистров 57.1-:57.4 множимого соединены поразрядно 1со входами подрегистров 58,1458.4 множимого, выходы которых соединены поразрядно со входами подрегистров59.1-;59.4 множимого, выходы которыхпоразрядно соединены со входами подрегистров 60.1-:60.4 множимого, выходы которых поразрядно соединены совходами подрегистров 61,1-;61.4 множимого, входы буферных подрегистров62.1-: 62,4 соединены с соответствующими выходами сумматоров 16- 19, выходы сумматоров 15- 19 подключены к выходной шине 63 устройства, входы ре-.гистра 50 множителя соединены с соответствующими разрядамй информационной шины 65 устройства, выходы регйстра 50 множителя поразрядно соединенысо входами регистра 51 множителя, выходы которого поразрядно соединены совходами регистра 52 множителя, выходыкоторого поразрядно соединены со входами регистра 53 множителя, выходыкоторого соединены поразрядно со входами регистра 54 множителя, выходы которого соединены со входами регистра 55 множителя, выходы которого со5 903единены поразрядно со входами регист"ра 56 множителя, выходы регистров 5056 множителя соединены с управляющимивходами сумматоров 1-8, 10- 13, 15- 18множимого матрицы, выходы буферных 3подрегистров 62, 1-,62,4 соответственно соединены с младшими информационными входами сумматоров 1-4 матрицы,выходы суммы сумматоров 1- 14 поразрядно соединены с входами соответст- Овующих регистров 36-49 частичной суммы, выходы которых соответственно со"единены с младшими информационнымивходами 5-19 сумматоров матрицы, ймладшие выходы подрегистров 57.1-:61.41множимого поразрядно соединены состаршими информационными входами соответствующих сумматоров 1- 19 матрицы, старшие выходы подрегистров 58.1-:58.3, 59 1-59 3, 60.1-.;60.3, 61.1-:61.4 гомножимого соединены с информационными входами соответствующих сумматоров 2-4, 6-8, 11-13, 16-19, выходыпереноса сумматоров 1-8, 10-13, 15-18соединены со входами соответствующих 2 Зрегистров 20-35 переноса, выходы регистров 20-22, 24-35 соединены со вхоами переноса соответствующих сумма-:оров 1-19 матрйцы, выход- регистра 23 переноса соединен с информаци- ЗОонным входом сумматора 9 матрицы,Представляемая архитектура устройства реализует конвейерный способумножителя методом поэтапного сложеОния частичных сумм произведения со З 5сдвинутым влево на один разряд множимым, стробируемым соответствующимразрядом мНожителя,Работа устройства осуществляетсяза четыре шага следующим образом. 4 оПервый шаг..Первый тактовым импульсом, поступающим иэ блока центрального управления ЦВМ по информационным шинам 65и 64 в регистр 50 и подрегистр 57.1соответственно, принимаются младшиечетыре разряда множителя и множимого,при этом множимое с подрегистра 57. 1подается со сдвигом на 1 разряд влево на соответствующие входы сумматора 1, а младший разряд множителяна егостробирующий вход На сумматоре 1 происходит сложение содержимого буферного подрегистра 62.1 ( равно. -го нулю в первом такте ) с содержимым 5подрегистра 57,1.Вторым тактовым импульсом в регистры 36 и 20 принимаются первые(младшие ) четыре разряда первой час 866 6тичной суммы произведения первой пары операндов и перенос первого результата суммирования соответственно1-е регистры обведены пунктиром)и одновременно подаются на четырехраэрядный вход сумматора 5 второйстроки умножителя и вход переносасумматора 2 первой строки умножителя,Одновременно с этим содержимое подрегистра 57.1 принимается подрегистром Я.1, ладшие три разряда с еговыхода для обеспечения необходимогосдвига подаются на соответствующиевходы сумматора 5, а старший разрядподрегистра 58.1 на младший разрядсоответствующего входа сумматора 2.В подрегистр 57. 1 принимаются разряды множимого следующей пары операндов и подаются на сумматор 1, в подрегистр 57.2 принимаются по шинам 64,2вторые четыре разряда множимого первой пары операндов и подаются насумматор 2 с соответствующим сдвигом,,на другие входы сумматора 2 подаетсясодержимого буферного подрегистра 62.2Содержимое регистра 50 заменяетсяразрядами множителя второй пары операндов в регистр 51 принимается содержимое регистра 50 и младший разряд множителя подается на стробирующий вход сумматора 2, а следующий разряд - на стробирующий вход сумматора 5. Третьим тактовым импульсом обесечивается ввод в умножитель последующей, разбитой по четыре разряда, соответствующей информации, продвижение ее описанным выше образом в регистрах 50, 51 52 и 57, 58, 59, асоответствующая уже восьмиразряднаяс двумя битами переносов частичнаясумма фиксируется в регистрах, охваченных пунктиром 11,Четвертым тактовым импульсом формируется двенадцатиразрядная с тремябитами переноса частичная сумма первой пары операндов в регистрах, охваченных пунктиром 11.Из геометрического расположенияпунктиров 1, 1, 1 видно дальнейшеерасположение фронта распространениярезультатаПятым тактовым импульсом младшиебиты результата с выхода первого сумматора 15 последней строки выводятсяна выход устройства для обеспечениявыполнения вычислений с удвоеннойточностью. Старшие разряды подрегистров 60 через подрегистры 61 подаютсяна соответствующие сумматоры послед 903866 8ней строки. Этим же тактовым импульсом в регистр 50 и подрегистр 57.1 заносятся соответственно младшие че-, , тыре бита множителя и множимого пятой лары операндов. 5Второй шаг.Следующим тактовым импульсои результат с выхода сумматора 16 записывается в буферный подрегистр 62.1 и с его выхода результат поступает на 10 сумматор 1, Код множимого с подрегистра 61. 1 принимается подрегистром 57. 1, откуда также поступает на сумматор 1, а в регистр 50 принимается следующаягруппа разрядов множителя первой па-ры операндов.Второй и третий шаги выполняются аналогично первому и отличаются группами разрядов, находящихся в реГИст ре множителя.Четвертый шаг.В четвертом шаге производится коррекция результата на последней строке сумматоров. Это возможно пото" 25 му, что коды сомножителей содержат 15 разрядов и в четвертом шаге последняя строка сумматоров не занята.Из умножителя считывается результат умножения по четыре разряда с,тактом, равным времени распространения сигнала в одном четырехраэрядном сумматоре, зто обеспечивает вдвое большую тактовую частоту умножения в потоке по сравнению С известным устройством.Кроме того, при помощи предлагаемого устройства возможно одновременное выполнение пяти умножений, каждор иэ которых производится вышеописанным способом за четыре шага.Таким образом, включение регист" ров запоминания частичных сумм и пе" реносов на выход каждого сумматора позволяет вдвое сократить такт пода" чи операндов на вход устройства без существенных аппаратурных затрат, за счет чего увеличивается производительность, и как следствие этого - зф 50 Фективность множительного устройстФормула изобретенияКонвейерное множительное устройсТво,содержащее матрицу сумматоров раз мерности Н х И (где М Ъи" разрядность сомножителей, М = М+1), первая строка матрицы содержит М сумматоров, каждая последующая строка матрицы содержит М сумматоров, последний столбец матрицы содержит Мсумматоров, каждый предыдущий столбец матрицы содержит М сумматоров, М+3 регистров множителя, М регистров множимого, каждый из которых разбит на М подрегистров, буферный регистр; который разбит на М подрегистров, причем входы первых подрегистров множимого соединены с соответствующими разрядами первой информационной шины, выходы (1, - го подрегистра множимого поразрядно соединены со входами (1+1,1)- го подрегистра множимого ,.1=1. . .М, 4=1 . .М), входы буферных подрегистров соединены с соответствуюцими выходами М старших сумматоров последней строки матрицы, выходы сумматоров последней строки матрицы подключены к выходной шине устройства, входы первого регистра множителя соединены с соответствующими разрядами второй информационной шины, выходы 1-го регистра множителя (1 =1 М+3) поразрядно соединены со входами (1+1)-га регистра множителя и с управляющими входами соответствующих М младших сумматоров матрицы, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в каждую строку матрицы введены М регистров переноса, в первую строку матрицы введены М регистров частичных сумм в каждую последующую строку матрицы, кроме последней, введены М+1 регистров частичных сумм, причем выходы 1-го буферного подрегистра (1=1;,М) соответственно соединены с младшими инФормационными входами сумматоров первой строки матрицы, выходы суммы (1,1)-го сумматоров (1=1 М, 4=4 , =1И) поразрядно соединены с входами соответствующего регистра частичной суммы, выходы которого соответственно соединены с младшими инФормационными входами (1+14)- го сумматора матрицы, младшие выходы (1,1)- го подрегистра множимого (1+1 И, 4=1 М) поразрядно соединены со старшими информационными входами (1,);го сумматора,1 =1М, 1=1. .,М), старший выход (,1)-го подрегистра множимого (1=2М,4 1М) соединен с старшим информационным входом (1,)+1)- го сумматора (1 х 1,М 4=1 М) матрицы,вы903866 10 Огар е121/308 НИИП Зака Тира рств зобржЛодписнСР ссудлам тета С крытий ного тении и о д 4/5 я наб,сква ЛЕ 2- Филиал ППП "Патент", г, Ужгород, ул, Проектная, 4 ход переноса каждого сумматора матрицы, кроме сумматоров последнего столбца, соединены со входом соответствующего регистра переноса, выход (,1)го регистра переноса (1=1 й,1 = 51й), кроме последнего в первойстроке матрицы, соединен со входом переноса (1,+1)-го сумматора матрицы,выход последнего регистра переноса со.единен с информационным входом послед 10него сумматора второй строки матрицы,входы первых подрегистров множимогосоединены с выходами соответствующихпоследних подрегистров множимого,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРУ 623204, кл. С 06 Г 7/39, 19772. Авторское свидетельство СССР594502, кл. С 06 Г 7/39 1975