G06F 7/52 — для умножения; для деления

Номер патента: 1198513

Опубликовано: 15.12.1985

Авторы: Глухова, Пешков

МПК: G06F 7/52

Метки: двоично-десятичных, умножения, цифр

...блока анализа подключены соответственно к.входам второго полу- сумматора блока сумматоров, выход суммы которого соединен с вторым раз" рядным входом четвертого одноразрядного сумматора блока сумматоров, вы- ход второго, элемента И второй строки матрицы соединен с вторым разрядным входом третьего одноразрядного сую" матора блока сумматоров, выходы шестого и седьмого элементов ИЛИ блока анализа соединены с вторыми разряд; , ными входами соответственно второгои первого одноразрядных сумматоров,блока сумматоров, вторые разря- иые входы девятого, восьмого и седьмого одноразрядных сумматоров блока сумматоров подключены к входам соответственно первого, второго и третьего разрядов третьего операнда устройства, выходы пятого и восьмогопервого,...

Номер патента: 1198514

Опубликовано: 15.12.1985

Авторы: Кожемяко, Красиленко, Мартынюк, Натрошвили, Тимченко

МПК: G06F 7/52

Метки: десятичных, умножения, чисел

...соединен с первыми фотоприемниками узлов 1.-го столбца кодирующей матрицы, 1-й оптический канал второго входа информационной матрицы суммирования оптически соединен с вторым и третьим фотоприемниками узлов 1-й строки кодирующейматрицы, первые выводы первых фотоприемников в узлах кодирующей матрицы соединены с шиной питания, а вторые выводы соединены через вторыефотоприемники в узлах кодирующей матрицы с базами соответствующих транзисторов регенеративных оптронов оптоэлектронного модуля результата сложения, вход разрешения сложения матрицы суммирования соединен с управляющим входом управляющего ключа,10 Изобретение относится к,вычислительной технике и может быть использовано в оптоэлектронных устройствах.выполняющих операции над...

Номер патента: 1200282

Опубликовано: 23.12.1985

Авторы: Глухова, Мороз, Пешков

МПК: G06F 7/52

Метки: двоичных, десятичных, матричное, умножения, чисел

...11 формируется сигнал, обеспечивающий прием результата псевдодвоичного умножения десятичных сомножителей в регистр 4 исброс регистра 3 в ноль по входу 7.Одновременно с этим появляетсяпотенциальный сигнал на входе 12.Данный сигнал поступает на управляющий вход 13 матрицы 1. По егопереднему фронту межтетрадные переносы, формируемые при псевдодвоичном умножении в каждой линейке10 сумматора модулей 16 матрицы,запоминаются в предыдущей линейке,Каждая строка модулей 16 умножения управляется соответствующейтетрадой множителя, В состав каж 15 дого модуля 16 входят четыре линейки сумматоров, осуществляющих прибавление к ранее накопленной суммечастичных произведений необходимогократного, если соответствующий биттетрады множителя равен...

Номер патента: 1203512

Опубликовано: 07.01.1986

Авторы: Вышинский, Тихонов, Фесенко

МПК: G06F 7/52

Метки: умножения

...регистр 2 второго сомножителя, группуизэлементов И 3, группу из(И) элементов И 4, два полусумматора 5 и 6, (2-4) сумматоров 7,2 и-разрядный регистр 8 результата.В данном устройстве реализуетсяумножение двух сомножителей путемпоследовательной их подачи на регистры 1 и 2 одновременно (на регистры 1 - первый сомножитель состарших разрядов, на регистр 2второй сомножитель с младших разрядов), При этом (темпе сдвига) навходах сумматоров Формируются строки следующей таблицы (для четырехразрядов):Ь а, а аа Ь ЬЗЬ аЬ аа а Ь ЬаЬ ааЬаа 1 а 1Суммирование строк этой таблицыэквивалентно суммированию строк следующей таблицы:а аа а,а 1 а аэ а,а а а а Ьэа, аа 3 аУстройство работает следующимобразом.В исходном состоянии регистры1 и 2 обнулены. На первый...

Номер патента: 1203513

Опубликовано: 07.01.1986

Авторы: Ханов, Хмельник

МПК: G06F 7/52

Метки: вычислительное

...специализированных цифровых вычислительных устройствах.Цель изобретения - расширение области применения устройства за счет увеличения диапазона входных данных, вычисления суммы произведений и вычисления квадратичной функции,На фиг. 1 представлена схема вычислительного устройства; на фиг. 2 - схема блока суммирования.Вычислительное устройство содержит регистры 1 - 3, блоки 4 - б суммирования, коммутаторы 7 и 8, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и 10, элемент И 11, элемент ЗАПРЕТ 12, первый 13 второй 14, третьи 15 и 16, четвертые 17 и 18 информационные входы, вход 19 начальной установки, первый 20 и второй 21 входы задания режима, тактовый вход 22, выходы 23 - 25. торого подключен к третьему выходуустройства, вторые управляющие входы приема...

Номер патента: 1203514

Опубликовано: 07.01.1986

Авторы: Рыжов, Семотюк, Троц

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...управления; на фиг. 3 - временная диаграмма работы генератора тактовых импульсов,Устройство для деления (фиг,1) содержит регистр 1 делимого, регистр 2 делителя, первый счетчик 3, сумматор 4, вспомогательный регистр 5, регистр б коррекции, группу 7 элементов И, преобразователь 8 унитарного кода в двоичный, генератор 9 тактовых импульсов, блек 10 управления, второй счетчик 11, дешифратор 12.Блок 10 управления (фиг.2) содержит пять триггеров 13 - 17, три четвертого элемента И и прямым выходом третьего триггера, вход установ. ки которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с вторыми входами четвертого и шестого элементов И, первым входом пятого элемента И и выходом восьмого элемента И, второй вход...

Номер патента: 1203515

Опубликовано: 07.01.1986

Авторы: Кургаев, Опанасенко

МПК: G06F 7/52

Метки: деления

...5, первый сумматор 6, вычитатель 7, второйсумматор 8, три группы элементов И9 - 11, буферный регистр 12, блок 13управления, демультиплексор 14, регистр 15 частного, выход 16 знакового разряда вычитателя 7, выходы 17 -19 блока 13 управления, выход 20блока 13 управления окончания работы устройства.Блок 13 управления содержит элемент И 21, первый элемент 22 задержки, второй элемент 23 задержки,счетчик Сч 24 и элемент ИЛИ 25,На временной диаграмме работыЛг,устройстваивремя задержкиэлементов 22 и 23 задержки соответственно: 1,2,3 Й - число циклов работы устройства,Вход ТИ блока 13 управления является тактовым входом устройства,выходы А устройства - информационныевходы регистра 1 делимого, входы Вустройства - информационные входырегистра 2...

Номер патента: 1206773

Опубликовано: 23.01.1986

Авторы: Кузнецов, Мингалеев

МПК: G06F 7/52

Метки: умножения

...10),Узлы 11 и 20 функционируют в соответствии с правилами для обработкипар разрядов множителя с учетом знака предыдущей суммы частичных произведений. Правила сведены в таблицу.еПри выполнении вычитания множимоев обратном коде из регистра 1 черезкоммутатор 3 поступает на входы комбинационного сумматора 9. При этомна вход переноса младшего разрядасумматора 9 подается "+1", т.е. навходах сумматора 9 образуется дополнительный код множимого.При выполнении умножения очереднаясумма частичных произведений с сумматора 9 со сдвигом на два разрядавправо записывается в регистр 10,при этом младшие разряды очереднойсуммы записываются на входы двух стар.ших разрядов регистра множителя 2, поскольку по мере сдвига множителя надва разряда вправо...

Номер патента: 1211721

Опубликовано: 15.02.1986

Авторы: Ибрагимов, Кравцов

МПК: G06F 7/52

Метки: множительно-делительное

...счет,чика .9 через группу элементов И 10 на выходную шину 11 устройства, Приэтом код счетчика 9 Б = Г,ьС, а так как Г, = А, ьС .пропорционально Б, то при Г = 1 получаем Н = А Б.гЕсли переключатели коммутатора 3 находятся в положении "Деление", то ймнульсы с частотой Г, через элемент И 8 поступают на счетный вход счетчика 12, вычитая содержащийся в нем код Б, а импульсы с частотой Г чег рез элемент И 7 поступают на счетный вход счетчика 9. Дальнейшая последовательность операций аналогична рассмотренной, т.ев момент обнуления счетчика 12 (через интервал времениБ Б4 С =Г, Ас момента появления импульса на пусковой шине 16 срабатьвает дешифратор 14, импульс с выхо" да которого возвращает триггер 15 в нулевое состояние, разрешает...

Номер патента: 1001803

Опубликовано: 23.03.1986

Авторы: Березенко, Гладыш, Калинин, Корягин, Репетюк

МПК: G06F 7/52

Метки: умножения

...с входами разрядов со второго по (Б)- й второго сомножителя устройства, входы первого элемента И соединены с входом Ж-го разряда первого сомножителя устройства и первым входом управления режимом умножения устройства, выход первого элемента И соединен с первыми входами элементов И группь, второй вход первого элемента И группы соединен с первым входом первого элемента ИЛИ группы, вторые входы элементов И группы со второго по (Б)-й соединены соответственно с выходами элементов ИЛИ группы с первого по (Б -3)-й, выходы элементов И группы соединены с первыми входами соответствующих сумматоровпо модулю два первой группы, вторые входы которых соединены с выходами элементов И со второго по (Б)-й старшего столбца матрицы, входы второго элемента И...

Номер патента: 1223224

Опубликовано: 07.04.1986

Авторы: Козлов, Поляков

МПК: G06F 7/52

Метки: деления, разрядных, чисел

...элементов ИЛИ и четыре группы элементов И, причем вход делителя устройства соединен 5 10 15 20 25 30 35 40 с входами первого сомножителя умножителей группы, входы второго сомножителя которых соединены с выходами соответствующих регистров группы и первыми входами элементов И соответствующих подгрупп первой группы, вторые входы которых соединены с выходами элементов И соответствующих подгрупп второй группы и первыми входами элементов И соответствующих подгрупп третьей группы, выходы которых соединены с входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с выходом остатка устройства и первыми входами элементов ИЛИ соответствующих подгрупп второй группы, вторые входы которых соединены с входом делимого устройства,...

Номер патента: 1226444

Опубликовано: 23.04.1986

Авторы: Джирквелишвили, Евдокимов, Корхмазов, Кофто, Плющ

МПК: G06F 7/52

Метки: деления

...образом.Делимое Г, делитель Аи частотноеХ представляются в дополнительномкоде и могут быть записаны какА=а-а, Р=Г-Е, Х=х-х, где а, К, х -двоичные коды знаковых разрядов соответственно чисел 4,Г,К, а а ,Х - двоичные коды мантисс этих жечисел, В исходном состоянии все реверсивные счетчики блоков 3-6 обнулены и на выходах "Сравнение" схем сравнения блоков 3-6 вырабатывается сигнал, которым сбрасываются соответствующие управляемые делители частсты блоков 3-6 и через элемент И 14 сбрасывается делитель 2 частоты,После подачи на входы 17 и 18 делимого кода знака Г и кода мантиссы делимого Е, на входы 15 и 16 делителя кода знака а и кода 1 мантиссы делителя на первом и втором выходах сумматора 10 появляются соответственно коды х и х, в...

Номер патента: 1226445

Опубликовано: 23.04.1986

Автор: Сулимов

МПК: G06F 7/52

Метки: конечных, полей, умножения, элементов

...регистра 1. Если же на первые входы элементов И 8 какого- либо блока 7 подается нулевой сигнал с выхода регистра 1, то нули с выхоца элементов И 8 данного блока 7 не изменяют результата суммирования на выходе блока 9 сумматоров, который равняется произведению первого Ч и второго Б сомножителей т 2=(2 )=., (о( и) = ОСигналы с выхода сумматоров 11 поступают через открытые первые ком.10 мутируемые входы и выходы мультиплексора 17 на входы вьгходного регистра, в который они записываютсяпо заднему фронту сигнала тактовойчастоты следующего такта и далееподаются на выход 20 результатаустройства, Кроме того, сигналы свыхода сумматоров 11 поступают такжена первые входы элементов И 8 блоков 7,Сигналы с выходов группы 3 блоков 4 матричного...

Номер патента: 1226446

Опубликовано: 23.04.1986

Автор: Попова

МПК: G06F 7/52

Метки: трех, умножения, чисел

...сомножителяпервого и второго преобразователей ЯО 1226446 код - частота являются соответствен"но первым и вторым входами сомножителей устройства, элемент И, прямойвход которого соединен с выходомвторого преобразователя код - частота, к входу. которого подключен выходпервого преобразователя код - частота, вход которого соединен с выходомгенератора импульсов, первый счетчикимпульсов, суммирующий вход которогосоединен с выходом элемента И, выходы устройства, к которым подключенывыходы первого счетчика, входы третьего сомножителя устройства. Новым вустройстве для умножения трех переменных является то, что в него введен второй счетчик, установочныевходы которого соединены с входамитретьего сомножителя устройства, вы1226446 выход которого...

Номер патента: 1226447

Опубликовано: 23.04.1986

Авторы: Лисуненко, Матвеева, Тарануха

МПК: G06F 7/52

Метки: умножения

...12 кода, где она преобразуется из пози ционного кода в знакоразрядный и выдается на выходы 29 и 30 в видеО, +1. При этом (+1) видается на выход, тог 47 4 да вычисленная сумма 8 , +3, а(+1) вырабатывается сумматором 10коррекции промежуточной суммы порядков с (+) на (-), при вьдаче ( - 1) вырабатывается коррекция с (-) на (+),причем коррекция вырабатывается только тогда, когда сумма по модулю меньше 4, По окончании выполнения операции над порядками снимается сигнал,поступающий на вход 28. При выполнении операции умножения мантисс мантисса множимого МВ в каждом такте выдается из регистра 7 по сигналу, поступающему на вход 24 и подается параллельным кодом на одни входы сумматора 11. На входы суммирования и вычитания сумматора 11...

Номер патента: 1229757

Опубликовано: 07.05.1986

Авторы: Лопато, Шостак, Шпаков

МПК: G06F 7/52

Метки: умножения

...девятнад 5 цати. Когда возникает этот перенос на сумматоре 17 производится коррекция суммы, однако уже путем вычитания из чее числа двадцать. При таком построении узла 1 О при суммиро О вании двадцати девяти тетрадных переносов на его выходе не может образоваться значение суммы, больше чем одиннадцать, Каждый разряд блока 8, образованный совокупностью 1-го узла 11,-го узла 12 и -го преобразователя 13 (=1. ,2 ш), может быть выполнен в виде ПЗУ. Эти узлы могут быть реализованы и по другому, например в виде некоторых ком бинационных схем, синтезированных по соответствующим таблицам истинности. По значению суммы тетрадных переносов, которая равна числу возникших из соответствующей тетрады блока 25 6 определяется число цифр "6", которые...

Номер патента: 1229758

Опубликовано: 07.05.1986

Авторы: Лопато, Шостак, Шпаков

МПК: G06F 7/52

Метки: умножения

...комбинационнь:х счетчиков,Узлы 7, -7 ,суммирования тетрадных переносов предназначены длябыстрого двоичного суммирования значений переносов, сформированных навыходах переносов соответствующихузлов 6, -6 тетрадного суммирования.Они являются комбинационными суммирующими схемами.Каждый узел 8 -8 .,предназначендля быстрого преобразования его входного двоичного кода в выходной десятичный код, Входной двоичный код узлов8 -8 ,образован следующим образом:45младшая его часть является тетрадойдвоичной суммы соответствующего узла6 тетрадного суммирования, старшая жечасть является двоичной суммой, сформированной на выходе соответствующегоузла 7 суммирования тетрадных переносов. Узлы 8,-8,2 .,могут быть реализонаны как в виде однотактных...

Номер патента: 1231498

Опубликовано: 15.05.1986

Авторы: Нозик, Шостак

МПК: G06F 7/52

Метки: деления

...поступает на первый вход сумматора 23, на второй вход которого подается значение 2 С+С 4-а с выхода вычитателя 50, на вход уменьшаемого которого поданы соответственно значения разрядов С и С делимого, а на вход вычитаемого этого вычитателя подано значение разряда а со входа делителя устройства. На выходе сумматора. 23 Формируется значение 2 С +С-а -а,ц которое поступает на второй вход сумматора 28, на первый вход которого поступает значение произведения - а о с выхода умножителя 7. Таким образом, на выходе сумматора 28 образуется значение цифры ц =2 С+С-а -а - -а 9, Подобным образом вычисляются43 123 в устройстве значения и других избыточных цифр результата и с 1 ц,. Значение цифры ц, результата всегда равно единице, а поэтому оноявно...

Номер патента: 1233135

Опубликовано: 23.05.1986

Авторы: Гнеденков, Дудкин, Дядюк, Журавлев, Петрашев

МПК: G06F 7/52

Метки: двоичных, переменных, трех, умножитель

...на схемах 1 ч 16 сравнения, схема 14 сравнения вырабатывает сигнал Е, в случае, если А; ) В, схема 15 сравнения вырабатывает сигнал Е в случае, если А ) С схема 16 сравнения вырабатывает сигнал Е,б, если СВ . Сигнал Е поступает на старший, сигнал Е - на средний, а сигнал Е,б - на младший вход дешифратора 17, который управляет распределением сегментов А;, В и С, в порядке неубывания на дешифраторы 8 - 1 О соответственно. Это распределение выполняется с помощью коммутаторов 18 - 20 (таблица 1). В зависимости от значений сегментов (от состояний выходов дешифраторов 8 - 10) шифратор 13 вырабатывает знаучение частичных произведений. Значение частичного произведения на выходе шифратора 13 представляет собой Зп-разрядный двоичный код,...

Номер патента: 1233136

Опубликовано: 23.05.1986

Авторы: Кургаев, Опанасенко

МПК: G06F 7/52

Метки: умножения

...регистра 19 через элементы И 14под управлением сигнала 25, Число переносов с выхода сумматора 7 Фиксируется в счетчике 8 и через элементыИ 9 дод управлением сигнала 24 эаписызяется в каждом тякте в стяршие разряды буферного регистра 19. Одновременно с этим в младшие разряды буферного регистра 19 записывается 2 Ы-разрядное (двоичное) частичное произведение с выходов сумматора 7 через элементы И 12.Второй цикл".В начале первого такта производится установка счетчика 8 в исходное состояние: Все такты этого цикла,.кроме последнего, выполняются аналогично тяктям первогО цикляе Ня пос лецнем такте второго цикла .:-двоичный разряд с выходя сукятора 7 через элемент И 16 управлением сигнала 27 фиксируется в триггере 18, 1233136Третий...

Номер патента: 1233137

Опубликовано: 23.05.1986

Авторы: Биушкин, Герасимов, Угрюмов

МПК: G06F 7/52

Метки: делительное

...во времени один относительно другого на величину ьТ для сохранения устойчивого состояния выходов сумматора- вычитателя . во время записи информации в регистр 3 или 4 частного. Положительным перепадом первого синхросигнала с третьего выхода блока. 9 управления значение Р записано в регистр 4 частного. Единичным сигналом с второго выхода блока 9 управления выход коммутатора 8 подключен к выходу регистра 4 частного и в течение действия единичного сигнала с третьего выхода блока 9 управления на выходе сумматора-вьчитателя 6 формируется двоичный код который по отрицательному перепаду сначала с третьего выхода блока 9 управления записывается в регистр 3 частного.Итерационный процесс продолжается до тех пор, пока на вьгхаде схемы 7...

Номер патента: 1233138

Опубликовано: 23.05.1986

Автор: Глазачев

МПК: G06F 7/52

Метки: множительное, последовательное

...с учетом задержки ввода при меньшей разрядности, сразу после снятия сигнала синхронизации на выходе 23. Коммутатор 8 предназначен для подачи единицы коррекции при различной разрядности сомножителей. Единица коррекции подается на вход выходного сумматора 7 при (г + )-состоянии с выхода элемента И 15. На входы коммутатора 8 для этого с выходов блока 4 памяти подается при (г + 1)-состоянии значение старшего разряда младшей части произведения, а управление производится сигналами с выходов 43 дешифратора 37 блока 1 б управления; Знаки сомножителей с входов 17 подаются также на входы блока 5 определения знака, где по выражениюзнак П = С + С 2 + СХ + С 4 образуется знак произведения, который подается на информационный вход триггера 11 и...

Номер патента: 1233139

Опубликовано: 23.05.1986

Авторы: Лишневецкий, Саркисов, Топельберг

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...в блок5 управления и прекращающий вычисления; если "0" - вычисления продолжаются. Блок 5 управления возвращаетблок 2 коммутаторов и сумматор 4 в 15 20 Формула изобретения 1. Устройство для деления двоичных чисел, содержащее регистр делимого, регистр делителя, сумматор, блок регистрации "0" и "1", блок формирования частного и блок управления,55 режим вычитания и снова проверяется знак разности между удесятеренным остатком и делителем. Если делимое больше, то подсчет импульсов ведется так же, как при вычислении целой части, но они накапливаются только в счетчике, указанном потенциалом с выхода маркерного регистра 6 (результат деления не может быть больше девяти, поэтому одного счетчика достаточно); если удесятеренное делимое меньше...

Номер патента: 1234830

Опубликовано: 30.05.1986

Автор: Соловьев

МПК: G06F 7/52

Метки: дополнительном, коде, умножения

...логических произведений ху, и ху, поступают навходы сумматоров, При сложении сигна-лов по вертикальным столбцам на выхоРфобраявляющиеся двоичным кодом произведения в дойолнительном коде, Выходыпереносов сумматоров 29, 32 и 33 неиспользуются, Цифра знакового разряда, произведения определяется каксумма по модулю два цифрознаковыхразрядов сомножителей на сумматоре 33.3Формула изобретенияф 3 Ф 2) , - (1 П 4 О 1 1 - (1711)2 е (1+1)2 ( 2 где 2 - вес младшего разряда округленного результата произведения.Количество вычислительных операций сокращается на число, соответствующее члену, определяемому числом Б при заданных значениях ш и п,ь-(я+и -ф).-о =0который заменяется на константу 2-( )При этом сокращается число вычисляемых частичных...

Номер патента: 1236464

Опубликовано: 07.06.1986

Автор: Сулимов

МПК: G06F 7/52

Метки: конечных, полей, умножения, элементов

...при Ч=1,0, х=1ш,Сигналы вида Ч Ум", 5.=1,2ш с выходов элементов И 8 и И 9 поступают поразрядно в каждый такт работы устройства на первые и вторые входы группы 11 сумматоров 2 по модулю два, где и суммируются поразрядно.При этом, в первом такте образуется сумма Ч,Б +Ч Уа, во втором такте сумма Ч 0 м +Ч 1 к и так далее, если35 ш 4.Сигналы с выходов сумматоров 11, соответствующие указанным суммам, 4 О поступают на соответствующие входы накапливающих сумматоров, где и производится получение итоговой суммыза ш/21 тактов работы устройства умножения: (Ч, У+Ч,од+(Чо +Ч ЗЯБ )= 45Ч, П , равной произведению Есомножителейи Ч,464 4Формула изобретенияУстройство для умножения элементов конечных полей, содержащее первый умножитель на примитивный...

Номер патента: 1236501

Опубликовано: 07.06.1986

Авторы: Кожомбердиева, Федоров, Яковлев

МПК: G06F 7/52, G06F 7/58, G06F 7/70 ...

Метки: вероятностное, множительное

...единиц, равной А, поступает с выхода элемента И 9 на управляющий вход блока 8 элементов И, на группу информационных входов которого подается детермированное число - цифровой код второго сомножителя В.На выходах блока 8 элементов И образуется тактированная последовательность многоразрядных случайных кодовматематическое ожидание которой9равноМР) = АВВ случае, если АВ, на управля ющий вход блока 8 элементов И подает ся сигнал запрета, а на управляющий вход блока 6 элементов И поступает с выхода элемента И 10 бинарная случай ная последовательность с вероятностью появления единиц, равной В. На группу информационных входов блока 6 элементов И подается цифровой код первого сомножителя А, и на выходах этого блока образуется случайная...

Номер патента: 1238062

Опубликовано: 15.06.1986

Автор: Попова

МПК: G06F 7/52

Метки: множительно-делительное

...шинах 12,или на шинах 13 счетчик 23 удерживается в нулевом положении.Иножительно-делительное устройство работает следующим образом.В исходном состоянии при отсутствии кодов на шинах 12 и 13 на выходахэлементов ИЛИ 20 и 21 отсутствуютсигналы, на выходе элемента И 22 так-.же отсутствует сигнал и счетчик 23 итриггеры 26 и 27 удерживаются в нулевом положении, элементы И 28 и 29 закрыты из-за отсутствия сигнала навыходе элемента И 22.При подаче кодов делителя и первого сомножителя появляются сигналы238062 50 55 5 0 5 20 25 30 35 40 45 на выходах элементов ИЛИ 20 и 21 и сбрасывает элемент И 22, разрешая работу счетчика 23 и триггеров 26 и 27 и открывая элементы И 28 и 29, Счетчик 23 начинает суммировать импульсы генераторов 19,которые...

Номер патента: 1239712

Опубликовано: 23.06.1986

Авторы: Боярский, Захаров, Митропольский, Усан, Шнитман, Щенников

МПК: G06F 7/52

Метки: 48-разрядных, деления, чисел

...47 - 50 и на сумматоре 51 вычисляется выражениеАХ, ( -СХ, ),-СХ, ) + АХг хх г)-СХа) + (АХЯм где 1 Ах (1 -сх ) + гахн)д)ас 25 младппх разрядов величины АХ (1-СХ,1)++ (АХ)м,Га первые входы умножителей 4750 подаются соответственно первая,вторая, третья и четвертая шестираз- .рядные группы множителя (1-СХ), ана вторые - множимое АХ (1 СХл)аузлов умножения 47 - 50, Образуютсячетыре двухрядных кода, которые суммируются совместно с двадцатьюпятью младшими разрядами велИчиныАХ (1-СХ) + (АХ)м на сумматоре 51с сохранением переносов, Полученныйдвухрядный код поступает на первыйи второй входы сумматора 52,30-РазРЯдное значение (АХ 1)с дзадержанное на регистрах 15, 19, 23,26 и 28, поступает на третий входсумматора 52Значение пятнадцати.старших...

Номер патента: 1241234

Опубликовано: 30.06.1986

Авторы: Ковалев, Сурженко, Чернов

МПК: G06F 7/52

Метки: вычислительное

...выполнении четырехместногоумножения в четвертом такте произведения аЬ и сй через элементы ИЛИ .5 и 6 записываются в регистры 8 и 9.В пятом такте происходит суммирование операндов аЬ+сд и аЬ-сд. Результаты суммирования подаются напервый и второй адресные входы блока19 памяти. В шестом такте происходитобращение к блоку 19 памяти, В седь(аЬ+сс 1) (аЬ-сй)мом такте операнды ---- и4 4с первого и второго выходов блока 19памяти поступают на сумматор 16, свыхода которого через элементы И 20и ИЛИ 7 произведение аЬсй поступаетна выход 22 устройства,При необходимости, можно увеличить количество сомножителей. Дляэтого в четвертом такте на входы 3и 4 устройства подаютсясомножителие,Й, которые по сигналам, приходящимс входов 25 и 26...

Номер патента: 1241235

Опубликовано: 30.06.1986

Автор: Шостак

МПК: G06F 7/52

Метки: деления, десятичных, чисел

...выполнения трех операций удвоения на первом, втором и третьем узлах 31 - 31 удвоения. По управлению сигналом, образованным на выходах 29 первой группы блока 12, коммутатор 11 выбирает в качестве очередного остатка результат одного из вычитателей 1-8 или результат сумматора 9, или содержимое регистра 13 делимого. Каждый разряд коммутатора 11 может быть реализован на одном логическом элементе 2 И 10 ИЛИ.Блок 12 по знакам вычисленных в устройстве разностей формирует на своих выходах 30 одну десятичную1241235 цифру частного, а также управляет го, представленной в коде 8421; Р3 выборкой через коммутатор 11 той значение энако:вого разряда вычитатеразности, которая должна быть исполь - ля или сумматора с порядковым номезована в следующем...