G06F 7/52 — для умножения; для деления

Номер патента: 1001089

Опубликовано: 28.02.1983

Автор: Климов

МПК: G06F 7/52

Метки: деления

...шину 17 сброса и шину 18 управленйя. о Устроиство для делен следующим образом. Импульсом по шине 1 счетчике 1 делителя устПредлагаемое изобретение позволяет делить все числа, в том числе и нуль, При этом занесение единицы в исходном состоянии в счетчик 2 позволяет исключить неоднозначность результата. единственным ограничением, накладываемым на работу устройства, является неравенство единице делителя при нулевом делимом.Таким образом, предлагаемое изобретение позволяет расширить диапазон используемых для деления чисел. формула изобретения Устройство для деления по авт. св. У 615477, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона используемыхдля делений чисел, между первой входной шиной и счетным входом счетчика делимого...

Номер патента: 1003077

Опубликовано: 07.03.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...удвоения содержимого накапливающего сумматора 3 производится путем З 5подачи соответствующего управляющегопотенциала на вход 14 запрета суммирования. Работа устройства начинается с 4 О момента прихода первого синхроимпульса на вход 12 синхронизации устройства. По этому синхроимпульсу фор-. мируется управляющий сигнал на выходе элемента И 9 а группы 8 элементов И (так как только С У 1), который 45 производит передачу соответствуниаимобразом сдвинутого множимого с выходов элементов И 5 второй строки матрицы 4 через группу 6 элементов ИЛИ 7 в накапливающий сумматор 3, 50 а также осуществляет установку восьмого разряда регистра 2 множителя в нуль с разрешения синхроимпульса поступающего на его синхровход с входа 12 синхронизации устройства,...

Номер патента: 1005039

Опубликовано: 15.03.1983

Авторы: Абрамян, Шнеер

МПК: G06F 7/52

Метки: умножения

...с соответствующего коммутатора 2,проходит через блок 3 в прямом коде на блок 4. Если он равен единице (чис- ло отрицательное ), то кратное множимого инвертируется в блоке 3 и в обратном коде поступает на блок 4, а в младший разряд блока 4 добавляется единица для представления числа в дополнительном коде.Блок 4 складывает частичные произведения, сдвинутые на 3 разряда относительно друг друга и имеющие длину, равную длине множимого.Сумма старших (знаковых ) частей частичных произведений, имеющих неравную длину, кратную трем, формируется формирователем 5.В блоке 4 при двадцатичетырех- разрядном множителе суммируются девять частичных произведений, восемь из которых - соответствующие кратные множимого, а девятое - либо ноль, в случае...

Номер патента: 1007100

Опубликовано: 23.03.1983

Авторы: Бобиков, Вираховский, Чемезов

МПК: G06F 7/52

Метки: матричное, умножения

...(21+2)-.,го, (2+1)-го и2 -го разрядов регистра множителя,первый, второй, третий и четвертый 100 2выходы 1-го шифратора соединены ссоответствующими упоавляющими входами 1-го коммутатора, информационные входы которого соединены соответственно с выходами регистра множимого, 1-й выход 1"го коммутаторасоединен с входом 1-го сумматора1-ой стрЬки матрицы сумматоров, выходы младших и, разрядов которойявляются выходами и младших разрядов устройства, содержит и-разрядныйкорректирующий сумматор, причем первая группа его входов соединена соответственно с выходами и старшихразрядов матрицы сумматоров, втораягруппа входов корректирующего сумматора - с пятым и шестым выходами1-го шифратора, вход переноса корректирующего сумматора соединен с единичной...

Номер патента: 1007101

Опубликовано: 23.03.1983

Авторы: Алферов, Гусев

МПК: G06F 7/52

Метки: умножения

...соеаинена с тактовыми вхоцами регистра множимого, регистра прозвецения, буферного регистра, первого и второго триггеров и первого счетчика, выхоц которого соеаинен с входом запрета выаачи информации с млацших разряаов регистра произвеаеиия и входом элемента зааержки, выхоц которого соединен с вхопом установки в нуль первого счет чика, вхопом разрешения занесения информации регистра множимого, тактовым входом регистра множителя и вхоцом второго счетчика, выхоц которого явля3 100ется выходом окончания работы устройства.На фиг, 1 представлена структурнаясхема устройства для умножения; нафиг, 2 - принцип умножения цля случаяп=16, К =4, ю. =16.Устройство цля умнгвкения содержит,блок. перемножения Х- разрядных чиселс входами множимого 2...

Номер патента: 1008732

Опубликовано: 30.03.1983

Автор: Баранов

МПК: G06F 7/52

Метки: умножения

...элемент И, счетчик и блок синхронизации, причем выходы регистров сдвига соединены с входами элемента И, выход которого подключен к счетному входу счетчика, первый выход блока синхронизации соединен с входами управления сдвигом первого и второго регистров сдвига, информационные входы регистров сдвига соединены с их выходами соответственно, второй выход блока синхронизации подключен к входу управления сдвигом счет. чика, выход младшего разряда счетчика 40 45 50 55 разряд второго сомножителя, Гп-й разряд которого расположен в И-м разряде регистра 2 сдвига.Исходное состояние счетчика нулевое.Блок 5 синхронизации вырабатывает на первом выходе последовательность тактовых импульсов частоты 1, которые; поступая на входы управления сдвигом...

Номер патента: 1008733

Опубликовано: 30.03.1983

Авторы: Мишуков, Никитин

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...раэряда первого сумматора-вычитателя соединен с вторыми входами второго, четвертого пятого и седьмого элементов И, инверс ный выход знакового разряда первого сумматора-вычитателя соединен с вторь ми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими выходами первого и пятого элементов И, инверсный выход знакового разряда третьего сумматора-вычитателя соединен И с третьими входами второго и шестого элементов И, выходы пррвого, второго, пятого и шестого элементов И соединены соответственно с входами с первого по четвертый первого элемента ИЛИ, выход 9 которого соединен с вторым входом сдвигового регистра частного, выходы третьего и седьмого...

Номер патента: 1012245

Опубликовано: 15.04.1983

Авторы: Нестеренко, Новиков, Супрун

МПК: G06F 7/52

Метки: умножения

...дешифратора 10. Второй информационный вход сумматора-вычитателя 1 операндов подключен к выходу мультиплексора 7 второго операн. да, первый информационный вход которого соединен с соответственно с выходом регистра 3 множимого, второй информационный вход мультиплексора 7 40 второго операнда подключен к выходу. регистра 3 множимого с сдвигом влево на один разряд, а управляющий вход мультиплексора 7 второго операнда соединен с первым выходом регистра 13 управления, второй и третий выходы которого подключены к управляющим входам сумматора-вычитателя 1 операндов и сумматора-вычитателя 2 знаков. Шина 8 данных устройства соединена с входами регистра 3 множимого .и регистра 4 множителя, выходы трех младших разрядов которого подключены к...

Номер патента: 1012246

Опубликовано: 15.04.1983

Авторы: Волков, Фойда, Чигирин

МПК: G06F 7/52

Метки: множительно-делительное, цифровое

...с информационным входом делителя 1 частоты и с контактом 3-2-1 переключателя 3, входы дешифраторов 11, 12 и 13 поддиапазонов объединены и соединены с установочным входом делителя 1 частоты и первым информационным входом. устройства 22, контакты 3-1-2 и 3-2-3 переключателя 3 объединены и соединены с первым входом элемента .И 7, контакты 3-1-3 и 3-2-2 переключателя 3 . объединены и соединены с первым вхо.дом элемента И 8, вторые входы элементов И 7 и 8 объединены и соединены с выходом триггера 10, вход установки в единицу которого соединен сустановочным входом суычирующего 1 О счетчика 4 и с шиной 23 "Йускф устройства, вход установки в ноль триггера 10 соединен с,выходом индикатора б нуля и с первыМ входом элемента И 9, второй вход...

Номер патента: 1012247

Опубликовано: 15.04.1983

Автор: Карпицкий

МПК: G06F 7/52

Метки: импульсов, периодических, следования, умножитель, частоты

...выход - с вто-рым входом первого регистра, выходкоторого соединен с первым входомблока сравнения кодов, второй входкоторого соединен с выходом первогосчетчика импульсов, а выход - с первым входом первого счетчика Импульсов, второй вход которого соединенс выходом первого элемента И, первыйвход которого соединен с первым входом блока синхронизации, вторым входом первого делителя частоты и выходом генератора тактовых импульсов, а .второй вход - с выходом блока Сннхронизации, второй вход которого соединен с первым входом третьего регистра, второй вход которого соединен 40с третьим вхОдом первого сЧетчИка Импульсов, первим входом второго счет.чика импульсов и первыми входами вто"рого делителя .частоты, триггера.йэлемента ИЛИ, а информационные...

Номер патента: 1013948

Опубликовано: 23.04.1983

Автор: Филатов

МПК: G06F 7/52

Метки: деления, чисел

.... устройства тождествен алгоритму (1 ) с предварительным умножением делимого и делителя на 2 и и их накап,ливающим суммированием до тех пор, ,пока делитель не достигнет значения единицы.Недостатком устройства является сравнительно невысокое быстродействие, определяемое в первую очередьчислом тактов суммирования М, которое зависит от диапазона значений делимого у и требуемой погрешности . вычислений.В наихудшем случае при уу , = 1; 1 с = 1 с , = 21. Период следования импульсов генератора должен превышать максимально возможное время переходных процессов в накапливающих сУмматоРах й-, т.е. фп,йЕ. Максимальное время вычисления составляет таким образом: Ьвыч всх им есх ЕТ 1 с = й2Целью изобретения является повышение быстродействия...

Номер патента: 1013950

Опубликовано: 23.04.1983

Авторы: Стальнов, Сулимов

МПК: G06F 7/52

Метки: конечных, полей, умножения, элементов

...элементов И+1)-й группы и соответствующимивходами 6+1)-го блока матричногопреобразования, выходы одноименных . 60элементов И каждой группы подключенык соответствующим входам одноименногомноговходового сумматора,Кроме того, блок матричного преобразования содержит сумматоры по мо дулю два, причем в разрядах, соответствующих ненулевым значениям коэфФициентов многочлена поля, входы блока матричного преобразования подключены к первым входам сумматоров па модулю два, вторые входы которых соединены со входом старшего разряда и с выходом младшего разряда блока, а в разрядах, соответствующих нулевым значениям коэффициентов многочлена поля, входы блока соединены с его выходами со сдвигом на один разряд в сторону старших разрядов.На...

Номер патента: 1015373

Опубликовано: 30.04.1983

Автор: Рохман

МПК: G06F 7/52

Метки: множительно-делительное

...входом с выходом первого переключателя, а выходом - с вторым входом первого триггера и с первым входом второго триггера, подключенного вторым входом к шине запуска устройства, а выходом - к первым входам первого и второго переключателей, первый из которых соединен вторым входом с шиной логической единицы, а второй подключен вторым входом и выходом соответственно к второму выходу первого триггера и к входу формирователя импульсов, соединенного выходом с входом обнуления первого счетчика, подключенного счетным входом через второй делитель частоты к выходу первого элемента И.На чертеже изображена блок-схема множительно-делительного устройства.Предлагаемое устройство содержит счетчики 1 и 2, выходы разрядов первого из которых являются...

Номер патента: 1018115

Опубликовано: 15.05.1983

Авторы: Громов, Лавров, Мешков, Смирнов

МПК: G06F 7/52

Метки: умножения

...начальной установки устройства.Кроме того, блок коррекции со,держит Е разрядный сумматор, Е элеиентов И с+1) триггеров, причем первые входы элементов И соединены с первым входом блока,)вторые их входы соединены с вторым,входом блока, а инверсные выходы подключены соответ,стэенйо к входам первого слагаемого сумматора, выходы суммы которого подключены соответственно к информационным входам триггеров выходы которых являются выходом блока, выход переноса сумматора соединен с информационным входом (к+1)-го триггера, выход которого соединен с входом младшего разряда второго слагаемого сумматора, входы уста.новки в нуль триггеров с первого по -й и вход установки в единицу :(к+1)"го триггера подключены к третьему входу блока. При этом...

Номер патента: 1019442

Опубликовано: 23.05.1983

Авторы: Бабанский, Бартенев

МПК: G06F 7/52

Метки: умножения

...соединен с третьим входом седьмого сумматора, третий, четвертый и пятый выходы блока Формирования знака являются пятым выходом устройства, шестой и седьмой входы блока Формирования знака соединены с входом старших разрядов второго сомножи" теля устройства, знаковым входом второго сомножителя устройства, знаковым входом первого сомножителя устройства, выходом второго элемента"НЕ и выходом первого элемента НБ соответственно.Блок Формирования знака содержит два элемента И-ИЛИ-НБ и расширитель,1019442 5при этом первый вход первой группы второго элемента И-ИЛИ-НЕ является шестым входом блока, второй вход пер" вой группы второго элемента И-ИЛИ-НЕ является седьмым входом блока, первый. вход второй группы второго элемен" та И-ИЛИ-НЕ является...

Номер патента: 1022155

Опубликовано: 07.06.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...8 комбинационный сумматор 9, блок из четырех элементов И 101" 104., четырехразрядный буферный регистр 1 -. 11,1, четыре бло" ка 121- 124. из десяти коммутирующих узлов 13 каждый, управляющий вход 14, 30 выход 1 индикации окончания операции умножения и шину 16 синхронизации, причем первж информационные входы первых восьми коммутирующих узлов 13 каждого из блоков 12 - 12 соединены . с соответствующими разрядными выхо" дами регистра 1 множимого, вторые информационные входы коммутирующих узлов 13 со второго по девятый каждого из блоков 12 - 12,соединены соот ветственно с разрядными выходами регистра 1 множимого, третьи информационные входы коммутирующих узлов 13 с первого по десятый каждого из блоков 12-12 4,соединены соответственно с...

Номер патента: 1022156

Опубликовано: 07.06.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...(каждаягруппа состоит из И одноразрядныхрегистров), регистр 9 сдвига (он содержит ( И + 1) двоичных разрядов независимо от того, в какой системе счисленияпредставлены перемножаемые в устройстве И -разрядные числа), одноразрядныйрегистр 10 задепжки, одноразрядныйпоследовательный сумматор 3.3.; вход1.2, множителя устройства, вход 13 мно-.жимого устройства, первый 14 и второй1.5 входы коррекции устройства, выход1.6 устройства,Устройство работает следующим образом.В иеходном состоянии все регистрыустройства обнулены, за исключениемрегястра 9 сдвига, в первом разряде которого записана единица. Множимое Х фХп ,.Х Х Х 4 и множитель УА ю Р-"- Уи , У, У У,представлейныев М -нчиой системе счислениядополнительным кодом или дополнением(под...

Номер патента: 1024908

Опубликовано: 23.06.1983

Автор: Фурман

МПК: G06F 7/52

Метки: переменных, трех, умножения

...код - частота соединен с входом второго преобразователя код - частота.На чертеже приведена функциональная электрическая схема устройства.Устройство для умножения трех переменньм содержит первый и второй преобразователи 1 и 2 код -. частота, преобра зователь 3 код - временной интервал, генератор 4 тактовой частоты, элемент И 5, счетчик 6, Каждый из преобразователей 1 и 2 код - частота содержит умножитель 7 частоты и регистр 8 сомножителя, выходы которого соответственно соединены с управляющими входами умножи. геля 7 .частоты, установочные входы регистров сомножителя первого и второго преобразователей 1 и 2 код - частота являются первым и вторым входами 9 и 10 сомножителей устройства. Преобразователь 3 код - временной интервал...

Номер патента: 1024909

Опубликовано: 23.06.1983

Автор: Глазачев

МПК: G06F 7/52

Метки: множительное

...разряда, элемент ИЛИ-НЕ 36, на входы которого подаются сигналы с выходов дешифратора 33 младшего разряда, элемент ИЛИ 37, на входы которого подаются сигналы с выходов дешифратора 34 старшего разряда, сумматора 38 по модулю два элемент ИЛИ 39, на входы которого. подаются сигналы с выходов дешифра-. тора 34 старшего разряда, элемент ИЛИ-НЕ 40, на входы которого подают ся сигналы с выходов дешифратора 34 старшего разряда, элемент ИЛИ 41, на входы которого подаются сигналы с выходов дешифратора 33 младшего разряда, элемент И-ИЛИ 42, элемент ИЛИ 43, на входы которого подаются сигналы с выходов дешифратора.34 старшего разряда и элемент И-,ИЛИ 44.45Устройство работает следующим образом.Рассмотрим в качестве примера перемножение двух...

Номер патента: 1024910

Опубликовано: 23.06.1983

Автор: Волощенко

МПК: G06F 7/52

Метки: вычислительное, матричное

...к четвертому выходу (и)-ой ячейки первого столбца, третий вход 1-ой ячейки дополнительной строки подключен к третьему. выходу (+1)-ой ячейки той 40 же строки, четвертый вход-ой ячейки дополнительной строки соединен с тре" тьим выходом 1-ой ячейки первого столбца и первым входом 1-ого элемента И первого столбца, выход которого соединен с первым входом (+1)-ой ячей ки первого столбца, третий и четвер" тый входы М"ой ячейки дополнительной строки соединены соответственно с первым выходом этой же ячейки и третьим 50 выходом й"ой ячейки первого столбца, пятый вход "ой ячейки каждой строки, подклниен к. пятому выходу (+1)"ой ячейки этой же строки, первые входы элементов И первой, второй и третьей 55 групп, элементов ИЛИ группы подключены к...

Номер патента: 1026139

Опубликовано: 30.06.1983

Авторы: Сучкова, Шишов

МПК: G06F 7/52

Метки: двоично-десятичных, деления, п-разрядных, чисел

...разряда, на входы 7-10 которого подается двоичный код цифры (и-го разряда делимого, На выходах 11-14 сумматора 1 ( и)-го разряда формируИзобретение относится к вычислительной технике и может быть исполь-.зовано, в частности, в системах формирования кодов, а также в специализированных вычислительных устройствах.статической обработки информации,Известны устройства для делениядесятичных чисел, содержащие регистры операндов, сумматоры, логическиеэлементы, в которых очередная цифрачастноГо вычисляется с помощью серии 10вычитаний делителя из положительногоостатка до получения отрицательнойразности или серии сложений делителяс отрицательным остатком до получения положительной или нулевой разности ) 1.Наиболее близким к предлагаемомуявляется...

Номер патента: 1032453

Опубликовано: 30.07.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...группы и входом 7 коррекции устройства, выход первого буферного регистра 4 второй группы подключен к выходу 8 устройства, Совокупность-го блока 2 вычисления разрядных значений произведения,-го сумматора 5 и ) -ых буферных регистров 3 и 4 может быть конструктивно выдолнена в виде единого модуля 12, 55 реализованного, например, как большая интегральная схема, Йе составляет никакого труда включение в этот модуль, если это будет признано целесообразным, соответствующего 60 разряда регистра 1 множимого в качестве его третьего буферного регист ра. Этим обеспечивается лучшая однародность структуры устройства. 65 В устройстве регистр 1 множимогои буферные регистры 3 и 4 могут быть построены на двухтактных синхронных )3 -триггерах (цепи...

Номер патента: 1034032

Опубликовано: 07.08.1983

Автор: Волощенко

МПК: G06F 7/52

Метки: вычислительное, матричное

...выполнения операций умножения.Поставленная цель достигаетсятем, что вычислительное устройство,.содержащее матрицу ячеек нз Й строки . М столбцов (где Й - разрядностьоперандов), причем первый входЬ-й ячейки всех строк (6= 2,3,подключен к первому выходу (и -1)-йячейки той же строки, второй вход ЗОЬ-й ячейки всех столбцов подключенк второму выходу (п -1 )-й ячейкитого же столбца, вход сумы каждойячейки всех строк, за исключениемячеек первой строки и й -го столбца, 35подключен к выходу суммы ячейкипредыдущей строки последующегостолбца, вход переноса 1 П -й ячейкикаждой строки (в = 1,2 й -1подключен к выходу переноса (в+1)-й 40ячейки этой же строки, вторые входы,ячеек первой строки, за исключениемпервой ячейки этой же .строки, подключены...

Номер патента: 1035600

Опубликовано: 15.08.1983

Автор: Калиш

МПК: G06F 7/52

Метки: умножения

...входы блоков умножения каждой строки матрицы соединены с выходами соответствующих тетрад регистра множимого, вторые входы блоков умножения каждого 60 столбца матрицы соединены с выходами соответствующих тетрад регистра множителя,вью ". суммирующего блока соедине-, ны со входа. гистра произведения, сум мирующий блок.- ержит двоичные сумма торы, преобразователи двоичного кода в двоично-десятичный и двоично-деся-: тичный сумматор, причем вход К -го двоичного сумматора (К=1 М +М; Н -число десятичных разрядов множимого, М- число десятичных разрядов множителя) соединены с выходами 1-х блоков умножения 1 -х строек матрицы И =1К;=1, М; 1 += К -2, выходы первого блока умножения первой стройки матрицы,двоичных с мматоров. с первого по ( Н + М)-й...

Номер патента: 1035601

Опубликовано: 15.08.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...10, Блок 5 преобразования множителяв дополнительный код осуществляетпоследовательное Формирование дополнительного кода множителя, начинаяс младших разрядов, и содержит 15( Фиг.2 ) К-разрядный двоичный комбинационный счетчик 14, К-разрядныйрегистр 15 и триггер 16, причем выход триггера 16 подключен к счетномувходу счетчика 14, информационный вы 26ход которого подключен к информационному входу регистра. 15, выходкоторого является и выходом блока 5,информационный вход блока 5, являющийся входом 6 множителя устройства, Зсоединен с информационным входомсчетчика 14, выход переполнения которого соединен с информационным входомтриггера 16,установочный вход которого соединен с установочным входом 30регистра 15 и вторым управляющимвходом блока...

Номер патента: 1035602

Опубликовано: 15.08.1983

Авторы: Волощенко, Петренко

МПК: G06F 7/52

Метки: варианты, деления, матричное

...изи строк и сп столбцов, прицем первыевходы яцеек первой строки подключенык входам делителя устройства, вторыевходы ячеек первой строки и сп-гостолбца подключены к входам делимогоустройства, выходы суммы ячеек и-йстроки являются выходом остаткаустройства, управляющий вход ячейкикаждой строки, за исключением ячеекпервого столбца, подклюцен к выходууправления яцейки предыдущего столбцатой .же строки, второй вход каждойяцейки всех строк, за исключениемячеек первой строки и сп-го столбца,подключен к выходу суммы ячейки предыдущей строки и последуоцего столбца, первый вход каждой ячейки всехстолбцов за исклюцением ячеек пер"вой строки, подключен к первому выходу ячейки того же столбца предыдущей строки, вход переноса каждой ячейки всех...

Номер патента: 1035603

Опубликовано: 15.08.1983

Авторы: Костяшкин, Романов

МПК: G06F 7/52

Метки: величины, вычисления, обратной

...чствертого регистров соединеньсоответственно, с первым и вто"25 рым инФормационными входами второгосумматора-вычитателя, выход которого соединен с входом третьего регистра, выход первого сумматора-вычитателя соединен с входом второгоЗО регистра и входом О-триггера, инверсный выход которого соединен с управляющим входом второго сумматора-вычитателя, введены пятый регистр,сумматор, первый и второй сдвигатели., блок приоритета мультиплексор,генератор импульсов, триггер запуска, первый и второй элементы ИЛИ иэлемент И, причем инФормационный входустройства соединен с первым входомсумматора и инФормационным входомпервого сдвигателя, выход которогосоединен с установочным входом пятого регистра, выход которого соединенс первым инФормационным...

Номер патента: 1037247

Опубликовано: 23.08.1983

Авторы: Иванченко, Молчанов, Прокопьев, Щечкин

МПК: G06F 7/52

Метки: умножения

...из (и+1)и сумматоров, позволяющее умножать числа, представленные в дополнительном коде 3 , ЭОНедостатком известного устройстваявляется низкое быстродействие, связанное с реализацией алгоритма получения цифры знакового разряда результата, 35Цель изобретения - повышение быстродействия устройства,Поставленная цель достигаетсятем, что в устройстве, содержащемматрицу из(и и ) элементов и (и и и - 4 Очисло информационных разрядов первого и второго сомножителей соответственно), первую группу из И элементов И-НЕ, вторую группу из И элементов И-НЕ, матрицу из (и +1)И сумматоров, при этом первые входы элементов И каждой строки матрицы объединены и являютСя входами соответствующих разрядов первого операнда устройства, вторые входы...

Номер патента: 1038936

Опубликовано: 30.08.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...регистр 1 6 проиэводится с разрешения сигнала на входе11 устройства только в режиме умножениячисел в дополнительном коде. Когда жеустройством производится умножение чисел в беззнаковой форме, т.е. без учетазнаков, го запись информации в буферный регистр блокируется. Буферныйрегистр выполняет в блоке 5 роль однотакгной задержки ийформации и поэтомув тех случаях, когда не требуется такаязадержка, он должен быть заменен специальной комбинационной схемой выборки.Итак, с помощью блока 5 формируетсяв каждом такте работы устройства 3 с двоичных цифр коррекции (если в устройствеосуществляется умножение чисел в дополнительном коде) .Ж тройство для умножения чисел работает следующим образом.Работу устройства для умножения чиселрассмотрим...

Номер патента: 1038937

Опубликовано: 30.08.1983

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...3 первой группы и и буферных регистров 4 второй группы, вход 5 множителя устройства, вход 6 коррекции устройства и выход 7 устройства. Первый вход -го блока выцисления разрядных значений произведения :,= 1,2, ,и ) соединен с выходом 8 -го разряда регистра 1 множимого, второй вход - с входом 5 множителя устрой" ства, третий вход - с выходом -го буферного регистра 3 первой группы, четвертый вяод - с выходом 1-го буферного регистра 4 второй группы и пятый вход соединен с выходом 9 младшего разряда (1+1)-го блока 2 вычисления разрядных значений произведения. Первый 10 и второй 11 выходы -го блока 2 вычисления разрядных значений произве дения соединены с входами 1-ых буферных регистров 3 и 4 первой и второй групп соответственно. Пятый вход...