Устройство для умножения

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ С ВИДЕ ТЕПЬСТВУ 1 1894703по делам изобретений и открытий,В, Иатил Харьковский ордена Ленина политехнически институт им. В,И, Ленина 1) Заявит(54) УСТРОЙСТВО ДЛЯ УННОЖЕН роцессе эксплу ь сбое вероятн 15 Изобретение относится к цифровой вычислительной технике и может быть использовано в цифровых вычислительных устройствах высокой информационной производительности.Известно синхронное устройство для 5 учножения двух двоичных чисел, быстродействие которого зависит от частоты синхросигналов, величина которой ограничена максимально допустимой задержкой элементов самой длинной цепочки1 .При этом реальные переходные процессы в схеме, как правило, завершаются существенно раньше, а быстродействие элементов недоиспользуетсяУвеличение быстродействия устройств в таком случае хотя и возможно, но сопряжено с риском потери работоспособности, из-за того, что всего один или несколько схемных элементов имеют временные параметры, находящиеся на границе поля допуска, кроме того, такой подход увеличивает ЦНаиболее близким к предлагаемому является устройство матричного типа, реагирующее на изменение входного сигнала со скоростью, определяемой реальными задержками в элементах, содержащее блок формирования частичных произведений и блок суммирования частичных произведений, содержащий одноразрядные сумматоры, сгруппиро" ванные в (и) линеек по и одноразрядных сумматоров в каждой линейке, причем выход младшего разряда блока формирования частичных произведений, выходы первых одноразрядных сумматоров каждой линейки и выходы одноразрядных сумматоров (и)-й линейки являются соответствующими выходами устройства, первый информационный вход с-го одноразрядного сумматора каждой линейки, начиная со второй, соединен с выходом суммы (с +1)-го одноразрядного сумматора предыдущейЯолинейки ( 1=1 п), информационные входы одноразрядных сумматоровпервой линейки, вторые информационные входы 1 -х одноразрядных сумматоров каждой линейки, начиная со вто.рой, информационные входы и-х одноразрядных сумматоров всех линеек ивходы переноса одноразрядных сумматоров первой линейки соединены с соответствующими по весу разрядными выходами блока формирования частичных произведений 1.2 ),Однако известные асинхронные схемы не могут работать с предельнойдля используемых элементов частотой -.требование к частоте следования синхроимпульсов в синхронных схемахздесь заменяется требованием к частоте изменения входных сигналов. Частота изменения входных сигналов васинхронных схемах также рассцитывается, исходя из максимально допустимых задержек элементов самой длин-.ной цепочки.Цель изобретения - увеличениебыстродействия устройства для умножения за счет обеспечения работы пореальным задержкам одноразрядныхдвоичных сумматоров и индикации моментов окончания переходных процессов.Поставленная цель достигается тем,что в устройство дополнительно введены элементы И, ИЛИ, НЕ, элементы ИЛИиндикации, элемент задержки, причемпарафазные выходы переноса первыходноразрядных сумматоров каждой линейки и одноразрядных сумматоров(и)-й линейки соединены со входами соответствующих элементов ИЛИиндикации, выходы которых являютсявыходами признака окончания работыустройства, парафазные выходы переноса каждого 1-го одноразрядного сумматора 1-й линейки .=2п; 1=1,и) соединены со входами (1-1)-гоэлемента ИЛИ, выход которого соединен с первыми входами элементов Исоответствующей пары элементов И,выходы которых соединены с парафазным входом переносами-)-го одноразрядного сумматора (1+1)-й линейки,а вторые входы соединены с пврафазным"выходом переноса соответствующего одноразрядного сумматора 1-йлинейки, инверсные входы переноса одноразрядных сумматоров первой линейки соединены с выходами соответствующих элементов НЕ, входы которых соединены с соответствующими по весу 4703фразрядными выходами блока формирования частичных произведений, а такжес прямым входом переноса одноразрядных сумматоров первой линейки, управЗ ляющие входы одноразрядных сумматоров всех линеек соединены с выходомэлемента И, первый вход которого подключен к выходу элемента задержки,вход которого соединен со вторым вхо 10 дом элемента И, а также с входом запуска устройства.На фиг.1 представлено четырехразрядное устройство для умножения,функциональная схема; на фиг.2 - ус 15 ловное обозначение сумматора с индикацией момента окончания переходного процесса, Аналогично строятсяустройства для умножения любого порядка,Устройство для умножения содержитлогические элементы И 1 и 2, логические элементы НЕ 3, логические элементы ИЛИ 4 и 5, двоичные сумматоры6-17 с индикацией момента окончанияпереходного процесса, а также элемент 18 Временной задержки. ВходыА 1,АьР, А и входы В, В, В,В - входы двоичных сомножителей Аи В (в данном случае четырехразрядных), где индекс - разряд сомножителя с учетом его веса,Вход 2 - вход, приводящий устройство в рабочее и инертное состояния.ВыхОды С уе С 1 уу Ся ВыходыЭЗ разрядов произведения С ( - разрядпроизведения с учетом его веса).Выходы 11.;, 1 - выходыиндикации моментов завершения переходных процессов в соответствующих40 разрядах произведения.Схема комбинационного сумматора синдикацией момента окончания переходного процесса описывается следующейсистемой булевых выражений:45 х,1= аЬу г;х= аЬу 1 г + аЬу 1 г + аЬух= аЬу г + аЬу г + аЬу г;х,1= аЬу г;5=Х+ху =х +х,у = х 5+ х,где а, Ь - входы сигналов слагаемых;у,у - входы нулевого и единичного переносов иэ преды 3 дущего разряда (сигналызавершения переходногопроцесса в предыдущем разряде);,где 1 - максимальное время певахиреходного процесса в логическом элементе И припереходе из "1" в "0",9 й- максимальное время переходного процесса в сумматоре. при переходе действительного состоянияв инертное,1 Е -ОС - максимальное время переходного процесса в логическом элементе ИЛИ припереходе "1" в "0", и определяется элементной.ба 19зои, в которои выполняетч мся устройство для умножения.Второй этап - рабочий. На входахустройства А, А, А , А, В В 2, ВВ 4 устанавливаются сигналы, соответствующие разрядам двоичных сомножителей А(А 1, А, А, А)и В(В 1, В,В, В 4 ). По установлении этих сигналов на вход г подается сигнал "1",приводящий устройство в рабочее сос"тояние. Сигнал со входа г, черезвремя, определяемое элементом 18 за"держки поступает на входы сумматоров 6-17. Задержка сигнала "1" необходима для того, чтобы на выходахлогических элементов И 1 и логических элементов НЕ 3 успел завершитьсяпереходный процесс до прихода "1"на входы г сумматоров 6- 17 Условий ем правильной работы сумматоров 6- 17с индикацией момента окончания переходного процесса является неизменность сигналов а, Ь, у, у во времясложения, Величина элемента задержфЭ ки 18 определяетсяиэаХИ махНГ в 111 Ис +- сс (2) г - вход сигнала, приводящегосхему сумматора в инертноесостояние, характеризующееся набором выходныхпеременных 5 у у(0,0,0);5 - выход сигнала суммы,у ,у - выходы соответственно ну 1левого и единичного переносов (сигналы завершенияпереходного процесса всумматоре).Истинность сумматора с индикацией момента окончания переходного процесса представлена в таблице Сумматор работает в два этапаПервый этап. На вход г подается сигнал "0", который приводит сумматор в инертное состояние 5 у 1 у(0,0,0). Второй этап. После установления на входах а и Ь слагаемых сигналов сигнал на входе г переводится в "1". Сумматор находится в состоянии ожидания разрешения на сложение от предыдущего разряда, или другого источника разрешающего сигнала, Сигналом разрешения является появление "1" на любом из входов утаили у, которые одновременно несут информацию о переносе из предыдущего разряда "0" или "1". При появлении "1" на у 1 или у сумматора производит сложение и. вырабатывает сигналы результата, а также сигнал завершения переходного процесса "1" на выходе у или выходе у , несущие одновременно информацию о "0"-переносе или "1"- переносе.Устройство для умножения работает в два этапа. Первый этап - этап гашения. На вход г устройства для умножения подается сигнал "0", который через соединенный с этим входом элемент И 2 поступает на входы г сумматоров 6-17. При этом сумматоры 6- 17 переходят в инертное состояние, а на выходах логических элементов ИЛИ 1 и 5 устанавливается сигнал "0", который запирает логические элементы И 2, На этом заканчивается первый этап - старая информация гасится, устройство готово к умножению. Время й переходного процесса на первом этапе ограничено следующей величиной:с 2 хс" о + ,-о махи махх+вских или(") где 6 - величина элемента задержки 18,43 з.с. - максимальное время переходого процесса в логическомэлементе И;1 х - максимальное время переходного процесса в логическомэлементе НЕ,1-,1,1- минимальное время переходного процесса в логическомэлементе И при переходе из"0" в "1".Следовательно, по установлениина выходах элементов И 1 сигналовчастичных произведений АВ 1, А"В ,АхВ, АХВ а также на выходах эле89 ч 703 10Продолжение таблицы 11 8 О 1 1 1 0 0 0 О 0 1 1 00 0 О 1 0 О 1 0 0 1 1 0 11 0 формула изобретения Устройство для умножения, содержащее блок формирования частичных произведений и блок суммирования цастичных произведений, содержащий одноразрядные сумматоры, сгруппированные в (и) линеек по и одноразрядных сумматоров в каждой линейке, причем выход младшего разряда блока формирования частичных произведений, выходы первых одноразрядных сумматоров каждой линейки и выходы одноразрядных сумматоров (п)-й линейки являются соответствующими выходами устройства, первый информационный вход 8-го одноразрядного сумматора каждой линейки, нациная со второй, соединен с выходом суммы (1+1)-го одноразрядного сумматора предыдущей линейки (Ь 1, ,п), информационные входы одноразрядных сумматоров первой линейки, вторые информационные входы 8-х одноразрядных сумматоров каждой линейки, начиная со второй, информационные входы и-х одноразрядных сумматоров всех линеек и входы переноса одноразрядных сумматоров первой линейки соединены с соответствующими по весу разрядными выходами блока формирования частичных произведений, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия в устройство дополнительно введены элементы И, ИЛИ, НЕ, элементы ИЛИ индикации, элемент задержки, причем парафазные выходы переноса первых одноразрядных сумматороа каждой линейки и одноразрядных сумматоров (и)-й линейки соединены со входами соответствующих элементов ИЛИ индикации, выходы которых являются выходами признака окончания работыустройства, парафаэные выходы пере 20 носа каждого 1-го одноразрядного сумматора 1-й линейки (1=2, ,п,1=1и) соединены со входами -1)-гоэлемента ИЛИ, выход которого соединен с первыми входами элементов И со 23 ответствующей пары элементов И, выходы которых соединены с парафазнымвходом переноса (1- 1)-го одноразрядного сумматора (1+1)-й линейки, авторые входы соединены с парафаэнымзо выходом переноса соответствующего одноразрядного сумматора 1-й линейки,инверсные входы переноса одноразрядных сумматоров первой линейки соединены с выходами соответствующих элементов НЕ, входы которых соединены ссоответствующими по весу разряднымивыходами блока формирования частичныхпроизведений, а также с прямым входом переноса одноразрядных сумматоров первой линейки, управляющие входы одноразрядных сумматоров всех линеек соединены с выходом элемента И,первый вход которого подключен к выходу элемента задержки, вход которого соединен со вторым входом элемента И, а также с входом запуска уст 1 ойства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР.й 608157, кл, С 06 Г 7/50, 19692. Папернов А.А. Логические основы цифровой вычислительной техники. И "Советское радио", 1972,с. 219 (прототип).894703 фн Составитель Л.Медведеваэктор Е. Дичинская Техред д, Дц Корректор У, Пономаренко,е и жж и б., д.4/5 к ПП "Патент", г.Ужгород, ул,Проектная,4 Фил 11490/78 ВНИИПИ по де 113035, Тираж 748сударственного ком изобретений и оосква, Ж, Рауш Подписта СССРтий