Устройство для деления чисел

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕ ТЕЛЬСТВО Союз СоветскинСфциалистическинРеспублик е 911518. ае делан нэобретенн 1 н еткрытнйДата опубликования описания 07,03.82 Авторызобретення И. Корнейчук, В.А. Пономаренко, ЯА. Савченко, Л.А. Солодкая, В.П.и Я,И. Торошанко.4.1 4 явит 54) УСТРОЙСТВО ДЛЯ ДЕЛЕН ЕЛ турных зат о Изобретение относится к вычисли- тельной технике и может быть исполь. зовано при построении цифровых вычислительных машин последовательного действия.Известно устройство для деления последовательного .типа, схема котрого содержит сдвиговые регистры, схему округления, схему определения знака, сумматор, логические элементы, триггеры1Известно также двоичное устройство для деления, содержащее сдвиговые регистры с параллельной записью информации, два одноразрядных сум" матора-вычислителя последовательного действия, блок анализа знаков, блоканализа сходимости процесса, логикие элементы (2.Принцип работы таких устройств не Позволяет в полной мере использовать в них динамические регистры с большой степенью интеграции, что приводит к росту аппарарат и габаритов.Наиболее близким к предлагаемому является устройство для деления чисел последовательного действия, содержащее регистры делителя, делимого и частного, последовательный сумматор, триггер, блок управления и логические элементы И, ИЛИ. В таком устройстве в каждом цикле определяется одна цифра частного, которая записывается в реверсивный статический сдвиговый регистр. формирование знака результата и его выдача осуществляется автономными блоками31Недостатком известного устройства являются большие аппаратурные затраты и габариты, связанные с невозможностью использования в нем в полной мере динамических регистров с большо степенью интеграции.Цель изобретения - уменьшение аппаратурных затрат.518 4ра делимого соединен с первым входомтретьей группы пятого элемента И-ИЛИч1первыи выход блока управления соединен со вторыми входами первых групппервого, второго и седьмого элементов И-ИЛИ, со вторыми входами вторыхгрупп третьего и пятого элементов И-ИЛИ, второй выход блока управления соединен со вторым входом, второй группы шестого элемента И-ИЛИмВтретин выход блока управления соединен со вторым входом второй группыседьмого элемента И-ИЛИ, .четвертыйвыход блока управления соединен совторым входом второй группы второго элемента И-ИЛИ, с третьим входом первой группы второго элемента И-ИЛИ, со вторым входом третьей группы пятого элемента И-ИЛИ и с тактовым входом триггера, пятый выход блока управления соединен со вторым входом .третьей группы первого элемента И-ИЛИ, стретьим входом третьей группы пятого элемента И-ИЛИ и вторым входом первой группы шестого элемента И-ИЛИ, шестой выход блока управления соединен со вторым входом второй группы первого элемента И-ИЛИ, со вторыми входами первых групп четвертого и пятого элементов И-ИЛИ и со вторым входом первого элемента И, седьмой выход блока управления соединен со вторым входом второй группы четвертого элемента И-ИЛИ и со вторым входом второго элемента И, первый и второй входы блока управления соединены с управляющим и тактовым входами устройства соответственно, выход первого элемента И соединен с выходом устройства, а также тем, что блок управления содержит счетчик, дешифратор, деухразрядный регистр, триггер и элементы И, причем выходы разрядов счетчика соединены со. входами дешифратора, первый выход кото" рого соединен с третьим выходом блока, второй выход - с первым вхо-,дом первого элемента И, выход которого соединен с первым выходом блока,первый вход которого соединен с первым входом второго элемента И,а второй вход - со входом двухразрядного регистра, первый выход которого соединен со вторым входом первого элемента И и первым входом третьего элемента И, а второй выход - совторым входом второго элемента И ичетвертым выходом блока, третийвход первого элемента И соединен со 3 911Поставленная цель достигается тем, что устройство для деления чисел, содержащее регистр делителя, последовательный сумматор, регистр делимого, регистр частного, элементы И, И-ИЛИ, блок управления, причем выход .регистра делителя соединен с первым входом первой группы первого элемента И-ИЛИ, выход которого соединен с первым входом последовательного сумматора, вы О ход переноса которого соединен с первым входом первой группы второго элемента И-ИЛИ, выход которого соединен со вторым входом последовательного сумматора, содержит одноразрядные 13 регистры, триггер, сумматор. по модулю два, причем выход регистра частного соединен со входом первой группы третьего элемента И-ИЛИ, выход которого соединен со входом первого одноразрядного регистра, выход которого соединен с первым входом второй группы первого элемента И-ИЛИ и с первым входом первой группы четвертого элемента И-ИЛИ, выход которого 23 соединен со входом второго одноразрядного регистра, выход которого соединен со входом регистра частного и с первым входом первой группы пятого элемента И-ИЛИ, выход которого соеди" 36 нен с третьим входом последовательного сумматора, выход суммы которого соединен с первыми входами вторых групп третьего и четвертого элементов И-ИЛИ, к первому входу первого элемента И и к первому входу первой3 группы шестого элемента И-ИЛИ, выход которого соединен со входом регистра делимого, выход суммы последовательного сумматора соединен с первым ехо, дом второго элемента И, выход которо го соединенсо входом третьего одноразрядного регистра, выход которого соединен с информационным входом триг гера, инверсный выход которого соединен.с первым входом второй группы второго элемента И-ИЛИ и с первым входом сумматора по модулю два,выход которого соединен с первым входом третьей группы первого элемента И-ИЛИ, второй вход сумматора по модулю 50 . два соединен с выходом регистра делителя и первым входом первой группы седьмого элемента И-ИЛИ, выходфкоторого соединен со входом регистра делИтеля, первые входы вторых групп 33 пятого, шестого и седьмого элементов И-ИЛИ соединены с информационным входом устройства, выход регист5 9115 вторым входом блока, входы четвертого элемента И соединены со вторым выходом дешифратора и выходом первого элемента И, а выход - со вторым выходом блока, третий выход дешифратора соединен с единичным входом триггера, нулевой вход которого соединен с последним выходом дешифратора, установочным входом счетчика и шестым выходом блока, пятый выход 1 О которого соединен с прямым выходом триггера и вторым входом третьего элемента И, выход которого соединен с седьмым выходом блока, выход второго элемента И соединен со счет ным входом счетчика,На фиг,1 показана функциональная схема устройства; на фиг. 2 - блок управления, вариант построения; на фиг 3 " временные диаграммы управляющих сигналов устройства.Устройство содержит (и+2)-разрядный динамический регистр 1 делителя (и - разрядность представления мантиссы операндов, два разряда необходимы для представления знака),(и+3)-разрядный динамический регистр 2 делимого, (и+1)-разрядный динамический регистр 3 частного, первый,второй и третий одноразрядные динамические регистры 4-6, последовательный сумматор .7, синхронизируемый 0-триггер 8, блок 9 управления, сумматор 10 помодулю два, первый и второй элементы И 11 и 12, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И-ИЛИ 13-19. Выход регистра 1 подключен ко входу сумматора 10 по модулю два и ко входам элементов И-ИЛИ 13 и 19, соответствующие управляющие входы которых подключены к выходу 20 блока 2 управления. Информационный вход 21 устройства подключен ко входам 45 элементов И-ИЛИ 17-19, соответствую; щие управляющие входы которых подключены соответственно к выходам 20-23 блока 9 управления. Выходы элементов И-ИЛИ 18 и 19 подключены ко вхо 50 дам регистров 2 и 1 соответственно. Выход регистра 2 подключен ко входу элемента И-ИЛИ 17, соответствующие управляющие входы которого подключены к выходам 24 и 25 блока 9 управ 55 ления. Выход элемента И"ИЛИ 13 подключены ко входу сумматора 7, выход суммы 26 которого соединен через последовательно соединенные эле 18 6мент И 12 и регистр б с Р-входомтриггера 8, С-вход которого подключенк входу. 24 блока 9,инверсный выход "ко входам элемента И-ИЛИ 14 и сумматора 10 по модулю два, выход которогоподсоединен ко входу элемента И-ИЛИ13, соответствующий управляющий входкоторого связан с выходом 25 блока 9.Второй вход и выход переноса сумматора 7 связаны через элемент И"ИЛИ14, управляющие входы которого подключены к выходам 20 и 24 блока 9. Выход элемента И-ИЛИ 17 подключен к третьему входу сумматора 7, выход 26 которого соединен со входами элементов И 11, И-ИЛИ 15,16 и 18, соответствующие управляющие входы которых подключены соответственно к выходам 27,20, 28 и 25 блока управления 9. Вход регистра 3 подключен к выходу регистра 5 и ко входу элемента И-ИЛИ 17, соответствующий управляющий вход которого соединен с выходом 27 блока 9. Выход регистра 3 через элемент И-ИЛИ 15 подключен ко входу регистра 4, выход которого соединен со входами элементов И-ИЛИ 13 и 16, соответствующие управляющие входы которых подключены к выходу 27 блока 9. Выход элемента И-ИЛИ 16 соединен со входом регистра 5,выход элемента И 11 является выходом устройства.Блок управления устройства (фиг.2) содержит последовательно соединенные счетчик 29 и дешифратор 30,двухразрядный динамический регистр 31,вход которого подключен к тактовому входу 32 устройства и ко входу элемента И 33, один выход регистра 31 подключен через элемент И 34 к счетному входу счетчика 29, а другой выходко входу элемента И 35 и ко второму входу элемента. И 33, выход которого подключен ко входу элемента И 36. Второй выход дешифратора 30 подключен ко второму входу элемента И 36 и к третьему входу элемента И 33. Третий выход дешифратора 30 подключен к Я-входу триггера 37, последний, вьаод (и+4)-й - к й-входам триггера 37 и счетчика 29, Первый и последний выходы дешифратора 30,первый выход регистра 31 и выходы трйггера 37, элементов И 33, 35, 36 являются соответственно выходами 23,27, 24,25,20,28,22 блока 9 управления. Другой вход элемента И 34 соединен с управляющим входом 37 устройства,911518 5 1 О 15 20 25 выми разрядами 30,мому блоком 9 управления по выходу 35 40 45 50 Работа устройства осуществляется по циклам, длительностью и+2 такта, Тактом Т бурем называть временной интервал представления в машинном цикле 1-го разряда последовательного кода, записанного в динамическом регистре младшими разрядами вперед,Таким образом, начало машинного цикла определяется тактом Т 1, представляющим самый младший разряд кода, конец цикла - тактом Т (п 4 Ц, представляющим старший знаковый разряд кода, Началу каждого цикла соответствует такое расположение информации в динамическом регистре, находящемся в режиме хранения, при котором 1-й разряд числа находится в 1."м разряде регистра. В дальнейшем при обозначении сигналов, начало и конец которых определяются соответственно тактами Т и Т вклю-чительно, после идентификатора таких сигналов в круглых скобках будем указывать индексы начального и конечного тактов, например 1 (1,). Сигналы, длительность которых равна полно у циклу, обозначаются без индексов.В исходном состоянии во всех регистрах записана нулевая информация, триггер 8 находится в нулевом состоя" нии, на его инверсном выходе единичный сигнал.Прием кода делителя на регистр 1 осуществляется через элемент И-ИЛИ 19 за один цикл по сигналу ПК 1,вырабатываемому блоком управления 9 на выходе 23. Операнды в регистры устройства поступают младшими разрядами вперед через информационный вхор 21. После приема делителя регистр 1 переключается на режим хранения, цепь его циркуляции замыкается через элемент И-ИЛИ 19, управляемый по выходу 20 блока 9.Прием кода делимого на регистр 2 можно осуществлять непосредственно после приема делителя или через несколько циклов, Прием делимого производится через элемент И-ИЛИ 1.8 по сигналу ПК 2 (1,п),вырабатываемому на выходе 22 блока 9. Знаковые и+1-й и и+2-й разряды делимого в регистр 2 не записываются. В двух последних тактах цикла ПК 2 осуществляется формирование знака результата. По сиг 5 налу на выходе 20 ПК 2 (и+1,п+2) знаковые разряды делителя и делимого поступают через элементы И-ИЛИ 13 и 17 на входы сумматора 7, Поступление навход сумматора переноса через элемент И-ИЛИ 14 блокируется сигналомна выходе 20 блока 9. Таким образом,в тактах Т (и+1) и Т (о+2) при приеме делимого на выходе 26 сумматора 7будут сформированы, два знаковых разряда результата как сумма по модулюдва знаковых разрядов операндов,Знаковые разряды результата при этомчерез элемент И-ИЛИ 15, управляемыйпо выходу 20 блока 9, записываютсяв регистры 4 и 5. Заметим, .что регистры 3-5 объединены через элементы И-ИЛИ 15 и 16 в общую цепь циркуляции. В цикле ПК 2 приема делимогознаковые разряды регистра 1 в тактахТ (и+1) и Т (и+2) обнуляются, науправляющем входе элемента .И-ИЛИ 19по выходу 20 блока 9 в этих тактах(сигнал ПК 2 (и+1) (и+2 появляетсянулевой запрещающий сигнал. Таким образом, перед непосредственным делением после приема операндов в регистрах 1 и 2 будут записаны мантиссы делителя и делимого .с нулевыми знакоНепосредственно деление осуществляется по сигналу ДЕЛ, вырабатывае 25. Вычисление частного осуществляется со старших разрядов за и+1 цикл, при этом в 1-м цикле (1=1,п+1) вычисляется и+1-я цифра результата, 8 и+1-м цикле вычисляется дополнительная младшая цифра частного,используемая для округления результата.В начале каждого 1-го цикла состояние узлов устройства следующее. На триггере 8 записан знак 1-1-го остатка, в регистре 1 - делитель, в регистре 2-1-1-й остаток в дополнительном коде, в регистрах 5 и 4 и в 1-1 младших разрядах регистра 3 соответственно п-я, п-1-я,п-я и рве знаковые цифры частного, К началу 1-го цикла на,триггере 8 записан "0", в регистре 2 - делимое,в регистре 3 - нулевой код, в регистрах 4 и 5 - знаковые цифры частного. Цепь циркуляции регистра 2 замыкается с выхода его младшего разряда через элемент И-ИЛИ 17, сумматор 7, его выход 26, элемент И-ИЛИ 18 на вход регистра 2, Такая коммутация цепи циркуляции регистра 2 обеспечивается сигналом ДЕЛ, подаваемом из блока 9 управления по выходу 25911518 10 50 55 9на входы элементов И-ИЛИ 17 и 18. В такте Т связь между выходом регистра 2 и сумматором 7 разрывается подачей на вход элемента Ч-ИЛИ 17 - по выходу 24 блока 9 сигнала Т .Так как цепь циркуляции регистра 2 со" держит и+3 разряда (на один разряд больше цикла схемы устройства), е каждом а-м цикле 1-1-й остаток будет сдвигаться относительно делите О ля на один разряд влево (в сторонустарших разрядов).формирование х-го остатка осуществляется в дополнительном коде следующим образом, 15На второй вход сумматора через элемент И-ИЛИ 13 поступает прямой или обратный код делителя в зависимости от состояния триггера 8. Если триггер, 8 находится в единичном 20 состоянии (х-й остаток отрицателен), на его инверсном выходе нулевой сигнал и на выходе сумматора 10 по модулю два формируется прямой код делителя. Если триГгер 8 в ну- , 25 левом состоянии, на выходе сумматора 10 формируется обратный код, а на вход переноса сумматора 7 через элемент И-ИЛИ 14 в такте Т 1 подается единичный сигнал (единица млад- зо шего разряда), что обеспечивает формирование дополнительного кода делителя. Сформированный таким образом 1-й остаток записывается в регистр 2. Знак 1-го остатка,сформированйый в и+2 такте, через элемент И 12,по сигналу ДЕЛ (и+2) по выходу 28 блока 9 записывается на регистр 6, и в такте Т 1 следующего 1+1-го. цикла записывается на триггер 8. Регистр 6 в этом случае играет роль элемента задержки на один такт. В это же время в такте Т (и+2) обратный код знака 1-го остатка (и-+1-я цифра частного) через элемент И-ИЛИ 16 поступает на регистр 5 по сигналу ПК 2 (и+2) с выхода 28 блока 9. Суммарная цепь циркуляции регистров 3-5составляет и+3 разряда, следовательно, в каждом цикле информация в регистрах будет сдвигаться на одинразряд влево,Заметим, что перенос, формируемый в текущем такте, на выходе сумматора 7 появляется в следующем такте. Для правильного слежения в донолнительном коде поступление на вход сумматора 7 переноса через элемент И-ИЛИ 14 в такте Т 1 блокируется по выходу 24блока 9,После выполнения и+1-го цикла деления в регистрах 4 и 3 будут находиться в прямом коде и старших разрядов результата, в регистре 5 - дополнительный младщий разряд частного.Округление результата осуществляетсяпри выдаче, которая производится сразу же после сигнала ДЕЛ по выходу 25блока 9. В цикле выдачи на один входсумматора 7 через элемент И-ИЛИ 13с выхода регистра 4 поступает код истарших разрядов частного, на второйвход с регистра 5 через элемент И-ИЛИ17 - дополнительный разряд частного.На выходе 26 сумматора 7 формируетсятаким образом округленный результат,который поступает на выход устройства через элемент И 11, Управлениевыдачей и округлением осуществляетсяпо. выходу 27 блока 9.Выдачу и округление частного можнопроизводить и через некоторое времяпосле завершения непосредственногоделения.В этом случае после завершения деления связь между регистрами4 и 5 необходимо разорвать, регистр 5и последовательно соединенные регистры 3 и 4 переключаются на режимхранения. Цель циркуляции регистров3 и 4 замыкается с выхода регистраяа вход регистра 3, цепь циркуляциирегистра .5 замыкается с его выходана вход (на фиг,1 цепи не показаны).Работа блока управления 9 осуществляется следующим образом (фиг.2). 1В исходном состоянии счетчик 29 и триггер 37 находятся е нулевом состоянии. На вход регистра 31 со входа 32 с периодом, равным и+2 такта фазового питания динамических регистров, поступает сигнал Т (и+1), На выходе старшего разряда регистр. 31 формируется сигнал Т (и+2), на выходе младшего разряда сигнал Т 1, По сигналу "Работа" на входе 37 устройства на счетный вход счетчика 29 начинают поступать сигналы Т 1. Срабатывание счетчика 29 осуществляется по переднему фронту. Счетчик 29, следовательно представляет собой счетчикциклов. Таким образом, на первом и втором выходах дешифратора 30 будут формироваться управляющие сигналы ПК 1 и ПК 2, длительностью и+2 такта каждый. На выходе элемента И 33 будет формироваться управляющий сигнал(1,п)=ПК 2 ПК 2 (и+1, и+2), На выходетриггера 37 формируется сигнал ДЕЛ,длительйостью и+1 цикл, на выходеэлемента И 35 - сигнал ДЕЛ (и+В) =ДЕЛ Т(п+2), На последнем (и+4) -мвыходе дешифратора 30 формируетсясигнал ВД, по заднему фронту этогосигнала счетчик 29 устанавливаетсяв нуль, сигнал "Работа" на входе 37снимается.Известное и предлагаемое устройство .содержит примерно равное коли"чество элементов И и ИЛИ.В известном устройстве используются два динамических регистра разрядностью и+3 и и+2 и реверсивныйсдвиговый регистр частного разрядностью и+3.В предлагаемом устройстве используются три динамических регистратакой же Разрядности.Кроме того, в известном устройстве для формирования и выдачи знакарезультата используется автономныйблок.Основными узлами известного устройства являются два динамическихрегистра разрядностью и+3 и и+2 ии+3 - разрядный сдвиговый регистрчастного. Регистр частного выполненреверсивным, при записи очередной. цифры частного используется сдвигв сторону разрядов, выдача результата младшими разрядами вперед осуществляется сдвигом в сторону младших Разрядов,В предлагаемом устройстве асетри регистра выполнены динамическими. Сложность одного разряда реверсивного сдвигового регистра примерно в 1,5 раза больше по сравнению содносторонним сдвиговым регистром,Таким образом, выигрыш в оборудовании, составляет величину 0,5(и+3)о, где р - сложность одногоразряда одностороннего сдвиговогорегистра.Кроме того, .в предлагаемом устройстве для формирования и выдачизнака результата используется то жеоборудование, что и для формированиячастного. При оценке сложности частного исходим из предложения, что они выполняются из интегральных схем малой степени интеграции. Регистр частного в известном устройстве не может быть построен на основе динамических регистров с большой степенью интеграции, серийно выпускаемых промышленностью (например, на основе МДП- структур) .Применение в предлагаемом устройстве динамических регистров позволяет существенно снизить стоимость, уменьшить габариты устройства и повысить его надежность.Формула изобретения 4.Устройство для деления чисел, содержащее регистр делителя, последовательный сумматор, регистр делимого,регистр частного, элементы И, И-ИЛИ,блок управления, причем выход регистра делителя соединен с первым входомпервой группы первого элемента И-ИЛИ,выход которого соединен с первымвходом последовательного сумматора, 25 выход переноса которого соединенс первым входом первой группы второгоэлемента И-ИЛИ, выход которого соединен с вторым. входом последовательного сумматора, о т л и ч а ю щ е е с ятем, что, с целью сокращения аппаратурных затрат, устройство содержитодноразрядные регистры, триггер, сумматор по модулю два, причем выход регистра частного соединен с входомпеРвой группы тРетьего элементаИ-ИЛИ, выход которого соединен с входом первого одноразрядного регистра,выход которого соединен с первым вхо " дом второй группы первого элемента И-ИЛИ и с первым входом лервойгруппы четвертого элемента И-ИЛИ,выход которого соединен с входом второго одноразрядного регистра, выходкоторого соединен с входом регистрачастного и с первым входом первойгруппы пятого элемента И-ИЛИ, выходкоторого соединен с третьим входомпоследовательного сумматора, выходсуммы которого соединен с первымивходами вторых групп третьего и четвертого элементов И-ИЛИ, к первомувходу первого элемента И и к первому входу первой группы шестого элемента И-ИЛИ, выход которого соединенс входом регистра делимого, выходсуммы последовательного сумматорасоединен с первым входом второго элемента И, выход которого соединен с входом третьего одноразрядного ре13 911 гистра, выход которого соединен с информационным входом триггера, инверсный выход которого соединен с первым входом второй группы второго эле-. мента И-ИЛИ и с первым входом сумматора по модулю два, выход которого соединен с первым входом третьей группы первого элемента И-ИЛИ, второй вход сумматора по модулю два соединен с выходом регистра делителя и 10 первым входом первой группы седьмого элемента И-ИЛИ, выход которого соединен с входом регистра делителя, первые входы вторых групп пятого,шестого и седьмого элементов И-ИЛИ соединены 13 с информационным входом устройства, выход регистра делимого соединен с первым входом третьей группы пятого элемента И-ИЛИ, первый выход блока управления соединен с вторыми входа ми первых групп первого, второго и седьмого элементов И-ИЛИ, с вторыми входами вторых групп третьего и пятого элементов И-ИЛИ, второй выход блока управления соединен с вторым 25 входом второй группы шестого элемента И-ИЛИ, третий выход блока управления соединен с вторым входом второй, . группы седьмого элемента И-ИЛИ,четвертый выход блока управления соеди- Эо нен с вторым входом второй группы второго элемента И-ИЛИ, с третьим входом первой группы второго элемента И-ИЛИ, с вторым входом третьей группы пятого элемента И-ИЛИ и с так-з товым входом триггера, пятый. выход блока управления соединен с вторым ,входом третьей группы первого элемента И-ИЛИ, с третьим входом третьей группы пятого элемента И"ИЛИ и вторым 40 входом первой группы шестого элемента И-ИЛИ; вестой выход блока управления соединен с вторым входом второй группы первого элемента И-ИЛИ, с вторыми входами первых групп четвер 1 того и пятого элементов И-ИЛИ и с вторым входом первого элемента И, седьмой выход блока управления соединен с вторым входом второй группы четвертого элемента И-ИЛИ и,с вто-. рым входом второго элемента И, первый 518 14и второй входы блока управления соединены с управляющим и тактовым вхо"дами устройств,. соответственно, выходпервого элемента,И соединен с выходомустройства,2, Устройство по п,1, о т л и"ч а ю щ е е .с я тем, что блок управления содержит счетчик, дешифратор,двухразрядный регистр, триггер иэлементы И, причем выходы разрядовсчетчика соединены с входами дещиф"ратора, первый выход которого соединен с третьим выходом блока, второй фвыход - с первым входом первого элемента И, выход которого соединенс первым выходом блока, первый входкоторого соединен с первым входомвторого элемента И, а второй вход "с входом двухразрядного реГистра,первый выход которого соединен с вто"рым входом первого элемента И ипервым входом третьего элемента И,авторой выход - с вторым входом второ"го элемента И и четвертым выходомблока, третий вход первого элемента И соединен с вторым входом блока,входы четвертого элемента И соединены с вторым выходом дещифратора ивыходом первого элемента И, а выходс вторым выходом блока третий выход дешифратора соединен с единичнымвходам триггера, нулевой вход которогосоединен с последним выходом дещифратора, установочным входом счетчика ишестым выходом блока, пятый выход которого соединен с прямым выходомтриггера и вторым входом третьегоэлемента И, выход которого соединенс седьмым выходом блока, выход вто-рого элемента И соединен со счетнымвходом счетчика.Источники информации,принятые ео внимание при экспертизе1. Патент США Мф 3816733,кл. 6 06 Р 7 У 54, 1974.2, Авторское свидетельство СССРИф 541171, кл. С 06 Р Р 39 ю 1973. Самофалов К.Г. и др. Электронные цифровые вычисЛительные машины.Киев, "Вища школа", 1976, с. 341.РУй г/ 4 жг Составитель В. Березкин фролова Техред Т,Маточка Корректор Ю. Ю. Макарон, Ж, Рау Тира НИИПИ Госу по.делам 35, Москва