Устройство для умножения

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(22) Заявлено 0305,78 (21) 2609588/18-24 (51) М. Кл.,с присоединением заявки М 6 06 Г 7/52 Государственный комитет СССР ио аедам изобретений и открытий(23) Приоритет Опубликовано 07,12.81. Бюллетень ЙЯ 4 5 Дата опубликования описания 07. 12. 81) УСТРОЙС Я УМНОЖЕНИЯ 5 0 Изобретение относится к вычислиьной технике и Может быть испольано при разработке быстродейст" щих устройств умножения чисел, удобных для изготовления в составе больших интегральных схем (БИС). Со множители могут быть представлены в любой позиционной системе счисления.Известно устройство для умноже" ния, содержащее накопитель (блок формирования произведения), осуществ ляющее перемножение множимого А на множитель В=Ь Ь 4, причем в предварительно очйщенный накопитель число А прибавляется Ь раэ, затем оно сдвигается влево на один разряд и вновь прибавляется в накопитель Ь раз и так до тех п, пока все разря ды числа В не будут обработаны 1),Известно также устройство для умножения, содержащее регистры множимого и множителя, буферные регистры, блоки умножения, сложения и накапливающий сумматор, причем каждый разряд накапливающего сумматора совмест но с соответствующими блоками умножения и сложения образует блок вычисления разрядных значений произве дения 2. Недостатками известного устройства являются недостаточное быстродействие, определяемое быстродействием накапливающего сумматора, имеющего достаточно сложную конструкцию, а также некоторая сложность ввиду использования устройством управляющих сигналов нескольких видов.Целью изобретения ;являются повышение быстродействия и упрощение устройства.Для достижения поставленной цели устройство для умножения, содержащее регистр множимого, и блоков вычисления разрядных значений произведения (и - число разрядов множимого), и буферных регистров первой группы, причем первые входы блоков вычисления разрядных значений произведения соединены с выходами соответствующих разрядов регистра множимого, вторые входы в .с входом множителя устройства, третьи входы - с выходами соответствующих буферных регистров первой группы, оно содержит и буферных регистров второй группы, выход каждого иэ которых соединен с четвертым входом соседнего младшего блока вычисления разрядных значений произведения, выход первого буферного888109 00000000 00000001 00000010 0000 0000 0000 0000 0000 0000 0000 0001 0010 0000 0000 0000 0000 0000 0000 1111 1111 1111 0001 0001 0001 0000 0001 0010 00001111 00010000 00010001 1111 1111 1111 1111 111 1111 11111101 11111110 11111111 1101 1110 111 1111 1111 111 бО 65 регистра второй группы подключен к выходу устройства, четвертый вход последнего блока вычисления разрядных значений произведения соединен с входом коррекции устройства, входы буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения.Устройство предназначено для умножения операндов в системах счисления с основанием И)2.На фиг.1 представлена функциональная схема устройства для .умножения; на фиг.2 - блок вычисления разряд ных значений произведения для случая двоично-кодированной шестнадцатиричной системы счисления (И=16).Устройство содержит и-разрядный регистр 1 множимого, и блоков 220 вычисления разрядных значений произведения, буферные регистры 3 и 4 первой и второй групп соответственно, вход 5 множителя устройства, Первый вход 1-го блока 2 (1=1п) соединены с выходом б 1-го разряда регистра 1 множимого, второй вход с входом 5 множителя, третий вход с выходом 1-го регистра 3, четвертый вход - е выходом (1+1)-го регистра 4. Четвертый вход и-го блока 2 соединен с входом 7 коррекции устройства. Выходы 8 и 9 соответственно старшего и младшего разрядов каждого 1-го блока 2 соединены с входами 1-х регистров 3 и 4 соответствен хдххххудуХухудЬ д Выполнение блока 2 в виде логи,ческого шифратора (ПЗУ) принципиально позволяет обеспечить максимальное его быстродействие, однако требует больших затрат оборудования и приводит к нерЕгулярности его схемной структуры. Поэтому в определенных случаях может сказаться целесообразным реализация блока 2 в виде сочетания усеченных шифраторов и суммино, Выход регистра 4 является выходом 10 устройства. Совокупность 1-гоблока 2 и 1-х регистров 3 и 4 можетбыть выполнена в виде модуля 11.Блоки 2 в общем случае могут бытьреализованы с помощью постоянных запоминающих устройств (ПЗУ). В некоторых случаях более удачным можетявляться их выполнение в виде комбинационных логических схем, синтезкоторых может быть произведен любымиэ известных методов по таблицеистинности функционирования блока.Особый интерес представляет данное устройство в случае перемножениядвоично-кодированных операндов в системе счисления И=2 " (где 1 ъ 1 - целоечисло). В этом случае каждый разрядкак множимого, так и множителя представляет собой набор К двоичных цифр,с,и перемножение двух и-разрядных2 -ичных чисел эквивалентно перемноКжению двух п 1-разрядных двоичныхчисел, разряды которых сгруппированы поНиже в таблице приведены фрагменты таблицы истинности блока 2 в предположении,что К=4 (система счисления шестнадцатиричная, двоично-кодированная). Х и У обозначены какхдддх х хи у у у у, слагаемые 1, и СчеРеэ .3,2. и Сдсс С, а значение 2 К-разрядйого результата Р навыходах 8, 9, блока 2 обозначено че 3 Р 8 Р 7 Р 6 РРд.РЗР 2 Р 1. (возрастаниеиндексов при буквенных обозначенияхпринято в направлении старших разрядов). С 4 СэС С 876 64 3 2./ рующих схем, либо в виде однороднойячеистой структуры, например как этоописано 31 и показано на фиг,2, Этопозволяет при несущественном снижении быстродействия блока 2 обеспечить значительноесокращение его оборудования и регулярность схемнойструктуры на уровне элементарныхячеек и системы межсоединений междуними.Блок 2 (фиг. 2) содержит К =4) 1ячеек 12, с нходами 13, 14, 15, 16и выходами 17, 18, 19, 20, Вход 13каждой ячейки соединен с выходом 19,а вход 15 - с выходом 20. По входам 13 и 15 ячеек 12 фактическипоступают в блок 2 1-разрядные кодысомножителей х и у. Каждая ячейка 12является одноразрядным двоичным полным сумматором с элементом И на одном из его входов и реализует на выходах 17 и 18 функции Я, С соответственно суммы и переноса;где х , у - 1-ая и 3-я цифры сомножителей х и у, поступающие через элемент И наодин из входов сумматора ячейки 12 (1( 1,К);О,Ь - разрядные слагаемые,поступающие.от соседнихсправа и снизу ячеек 12на два других входа сумматора ячейки.На свободные входы К крайних ячеек 12, расположенных с правой стороны блока 2, поступают два К-разрядных слагаемых 1. и С, на выходы 17ячеек 12 верхйего ряда блока 2 формируется 2 К-разрядный результат Р.Время формирования результата Р навыходе блока 2 в этом случае примерно равно 2 К) г), где Г - задержка на одном логическом элементе(здесь предполагается,что функцииБ, Ся ячеек могут быть реализованыс помощью.одноуровневых логическихэлементов И-ИЛИ).Устройство работает следующим образом,В исходном состоянии регистры 3и 4 обнулены, н регистре 1 множимого хранится без знака прямой и )сразрядный двоичный код множимого(здесь предполагается, что сомножители представлены н двоично-кодированной шестнадцатиричной системе счисления, Н=4)В каждом из ИК первых тактов работы устройства на его вход 5 поступает параллельно по 1 двоичных разрядов множителя, начиная с его младших разрядов. При этом в 1-ом блоке2 производится умножение 1 двоичныхраэрядон множителя, поступающих наего второй вход с входа 5 устройст ва, на Е двоичных разрядов множимого, поступающих на его первый входс ныхода б 1-го шестнадцатиричногоразряда регистра 1 и прибавление кЕ младшим двоичным разрядам получившегося при этом 2- 1-разрядногопроизведения через четвертый и третий входы блока 2 к младших двоичныхразрядов произведения (1+1)-го блока 2, сформированных в предыдущемтакте и хранимых в (1+1) -ом буферномрегистре 4 и К старших двоичных разрядон произведения 1-го блока 2,сформированных в предыдущем такте ихранимых н 1-ом буферном регистре 3.После этого сформированные Е младшихдвоичных разрядов произведения 1-гоблока 2 с его выхода 9 записываютсяВ 1-й регистр 4, а 1 старших двоичных разрядов произведения - с еговыхода 8 в 1-й регистр 3.После выполнения и первых тактовработы устройства на его вход 5поступает нулевая информация и далееосуществляется еще дополнительно.птактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая врегистрах 3 и 4. Следует отметить,что вывод 2 и-разрядного произведения сомножителей в устройстве осуществляется через его выход 10 в параллельно последовательном двоичномкоде, т.е. по Е двоичных разрядов20 в каждом такте (т.е. Ь=2 -ичном коКде)В рассмотренном случае на вход7 коррекции устройства во всех еготактах подается 1-разрядный двоичныйкод 0000. В тех же случаях, когда2 требуется получить округленное п-раз.рядное произведение, необходимо впервом такте работы устройства наего вход 7 коррекции подать двоичныйкод 1000. Это позволяет осуществитьокругление результата без дополнительных временных затрат.Таким образом, окончательное произведение в устройстве будет сформи,ровано после выполнения 2 и тактов.Однако длительность выполнения одного такта умножения в предлагаемомустройстве сокращена за счет ликвидации задержек на коммутаторах,имеющихся в составе накапливающегосумматора в, известном устройстве40 Кроме того, данное устройство имеет. более простую структуру и не использует специальных управляющих сигналов, как известное.Устройство может быть изготовлено4 из множества однотипных взаимозаменяемых модулей, каждый из которыхудобен для изготовления в составеБИС, причем переход от устройства сбольшим форматом к устройствам с малым форматом обрабатываемой информации, и наоборот, фактически сводитсяк пропорциональному уменьшению либоувеличению числа используемых модулей. Если соотнетствующие разрядырегистра 1 ввести в операционные модули 11, то устройство будет состоять из однотипных модулей, что делает его особенно перспективным приразработке современных наращиваемыхмикропроцессорных систем,60Формула изобретения Устройство для умножения, содержащее регистр множимого, п блоков 65 вычисления разрядных значений произведения (и - число разрядов множимого), и , буферных регистров первойгруппы, причем первые входы блоковвычисления разрядных значений произведения соединены с выходами соответствующих разрядов регистра множимого, вторые входы - с входом множителя устройства, третьи входы - с выходами соответствующих буферных регистров первой группы, о т л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит п буферных регистров второй группы, выход каждого иэ которых соединен с четвертымвходом соседнего младшего блока вычисления разрядных значений произве"дения, выход первого буферного регистра второй группы подключен к выходу устройства, ,четвертый вход последнего блока вычисления разрядныхзначений произведения соединен совходом коррекции устройства, входыбуферных регистров первой и второйгруппы соединены соответственно с выходами старшего и младшего разрядовсоответствующих блоков вычисленияразрядных значений произведения.Источники информации,принятые во внимание при экспертизе1. Бут Э. и Бут К. Автоматические цифровые машины.-М., ГИ ФМЛ,1959, с. 74-75.2. Авторское Свидетельство СССРпо. заявке Р 2579450/18-24,кл, С Об Р 7/39, 15.02.78 (прототип).5 3, ОцИЙ Н.Н.РцИу ЗгегаО. -че Раег. Аггау аког В 1 пагу Мц 011 рй 1 саВ 3.оп апй 3 МЫЫ 1 оп .ЕЕес 1 гоп.Ье 1 Сегв. 1969, В 12, р, 2 Ф 3. Филиал ППП "Патент",г.ужгород,ул.Проектна