G06F 7/52 — для умножения; для деления

Номер патента: 1108087

Опубликовано: 15.08.1984

Авторы: Абрайтис, Гутаускас, Дугнас, Мозговой, Черников, Шагурин

МПК: G06F 7/52

Метки: накоплением, умножения

...по одному двухвходовому логическому элементу И 2, а (И) первых узлов (М) последних строк матрицы 1 содержат также по одному одноразрядному сумматору 3, блок сумматоров 4, состоящий из (Б) одноразрядных сумматоров 5, причем каждый одноразрядный сумматор 3 и 5 как матрицы 1, так и блока сумматоров 4, имеет три входа слагаемых и по одному выходу сумьы и переноса, М- разрядный сумматор с последовательным переносом 6, имеющий по М входов разрядов первого и второго слагаемых . и М+1 выходов разрядов суМмы, (М+Ь) - разрядный параллельный сумматор 7 с ускоренным Формированием переносов; имеющий (И+Ь) входов разрядов первого слагаемого 8, И входов разрядов второго слагаемого 9 и (И+Ь) выходов разрядов суммы, причем Б младших разрядов данного...

Номер патента: 1108439

Опубликовано: 15.08.1984

Авторы: Егоров, Чистяков

МПК: G06F 7/52

Метки: кодов, перемножения

...ИЛИ 8, входы 9 разрядов первого кода, входы 10 разрядов второгокода, выход 11, Счетчик 3 и схемасравнения 4 образуют первый делительчастоты 12, Счетчик б и схема сравнения 7 образуют второй делительчастоты 13,Выход элемента И 1 соединен с разрушающим входом генератора 2, выход которого подключен к выходу 11 и счетному входу счетчика 3, выходы которого подключены к входам схемы сравнения 4, другие входы кЖорой подключены к входам 9 и входам эле1108439 4Схема сравнения 7 при сравнениикодов формирует на своем выходе нулевой уровень, которым блокируется элемент И 1.1 лемейт ИЛИ 8 при наличии на своихвходах хотя бы одной "1" разрешаетсчетчику 6 пересчет, а при наличиивсех 0 устанавливает ега по установочному К-входу в нулевое состояние....

Номер патента: 1111153

Опубликовано: 30.08.1984

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...для случая и =6; на фиг. 2 - функциональная схема . блока выделения младшего значащего разряда; на фиг. 3 - функциональная 20 схема коммутатора.УстройстВо содержит 6-разрядный регистр 1 множимого, 6-разрядный регистр 2 множителя, 8-разрядный регистр 3 утроенного множимого, 25 12-разрядный накапливающий сумматор 4, первую группу 5 из восьми элементов ИЛИ 6, вторую группу 7 из трех элементов ИЛИ 8-8 , группу 9 из восьми коммутаторов 1 О, матрицу 11 ЗО из 24 элементов И 12, группу 3 из трех дешифраторов 4, - 14, первую 3-разрядную группу 15 элементов И, вторую 3-разрядную группу 6 элементов И, первый элемент ИЛИ 17, второй элемент ИЛИ 18, элемент ИЛИ-НЕ 19, блок 20 выделения младшего значащего разряда, выход 21 индикации окон.чания...

Номер патента: 1111154

Опубликовано: 30.08.1984

Автор: Курьеров

МПК: G06F 7/52

Метки: умножения

...входы которого соединены соответственно с выходамиразрядов второго регистра сдвига,выход старшего разряда которогочерез второй элемент НЕ соединен спервым входом пятого элемента И,второй вход которого соединен с тактовым входом устройства и вторымвходом четвертого элемента И,третий вход соединен с инверснымвыходом триггера и входом сбросасчетчика, счетный вход которогосоединен с выходом второго элементаИ и первым входом шестого элементаИ, остальные входы которого соединены соответственно с выходами счетчика, выход переполнения которогосоединен с входом сброса триггера,информационный вход которого соединен с выходом первого элемента И,прямой выход триггера соединен свторым входом второго элемента И,выход шестого элемента И соединенс...

Номер патента: 1115047

Опубликовано: 23.09.1984

Авторы: Гузенко, Лисник, Пухов, Стасюк

МПК: G06F 7/52

Метки: вычислительное

...тем, что в вычислительное устройство введены (8-1) дополнительных матриц элементов И (Б - количество возводи115047 4 и записанной в разрядной форме 3 1мых в квадрат чисел), причем первыевходы элементов И 1-го столбца г-йдополнительной матрицы (г=1,28-1) соединены с входом 1-го разряда (г+2)-го операнда устройства, второй вход р-го элемента И 1-го столбца г-й дополнительной матрицы соединен с входом (1+1)-го разряда(6+1) -го сумматора.На чертеже приведена схема предлагаемого вычислительного устройства для случая, когда п=З, 8=3.Устройство содержит сумматоры 1,коммутаторы 2 групп, матрицу элементов И 3, сумматоры 4 по модулю двапервой и второй групп, элементы НЕ 5группы, элементы ИЛИ 6 первой группы, элементы И 7 первой группы, элементы...

Номер патента: 1115048

Опубликовано: 23.09.1984

Авторы: Гринберг, Карасинский, Таранов

МПК: G06F 7/52

Метки: умножитель, частоты

...5 рассогласования через преобразователь 7 связан с вторыми входами сумматора 3, а его второй выход - с выходом знака сумматора 3,Отметим, что наличие формирователя 1 необходимо только в том случае, если входной сигнал не приведен к уровням сигналов логического нуля и единицы. Если входной сигнал поступает с выходов логических схем, то его можно подавать на входы преобразователя 2 и измерителя 5 рассогласования непосредственно.Преобразователь 2 состоит нз тактового генератора 8, период выходных импульсов которого равен Т 1, счетчика 9 импульсов, счетный вход которого подключен к выходу генера115048 Пусть в исходном состоянии выходной код преобразователя 7 дХ равен нулю.Формирователь 1 выделяет переходычерез нулевой уровень входного...

Номер патента: 1116427

Опубликовано: 30.09.1984

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: множительное

...блока 4, коммутаторов 8 и сумматора 9 соединены с входом 10 режима работы устройства. Регистры 1 и 2 множимого Х и множителя У предназначены для хранения я -разрядных десятич. ных и п -разрядных двоичных сомно-. жителей (предполагается, что г 1=-4 е). В регистр 3 результата записывается 2 м-разрядное десятичное или же 2 иразрядное двоичное произведение. Эти регистры могут быть построены, например, на двухтактньв синхронных Э-триггерах (цепи синхронизации на чертеже не показаны).В блоке 4 кратных Формируются двухкратное 2 х, четырехкратное 4 х и восьмикратное 8 х множимые. Получение этих кратных в двоичной системе счисления не вызывает никакого труда и все они могут быть образованы простым сдвигом информации соответственно на один, два...

Номер патента: 1117635

Опубликовано: 07.10.1984

Автор: Шатилло

МПК: G06F 7/52

Метки: вычислительное

...выходами матричного умножителя,Умножитель более эффективен, применение конвейерной организации обеспечивает полное использование матричной логики 2 .Однако введение ячеек памяти увеличило число логических уровней, через которые должны пройти сигналы,.что снизило. быстродействие умножителя еЦель изобретения - увеличение быстродействия матричного умножителя за.счет сокращения количества логических уровней, через которые проходятсигналы, при условии сохранения конвейерного принципа работы.Поставленная цель достигаетсятем, что вычислительное устройство,содержащее матрицу вычислительныхячеек размерностью а и где а,п - разрядности соответствейно множителя имножимого, каждая вычислительнаяячейка содержит девять элементов И,четыре...

Номер патента: 1119006

Опубликовано: 15.10.1984

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: деления, чисел

...5,вычитателя 8, сумматора 6, вычитателя 9, сумматора 7 и вычитателя 10подключены к информационным входамузла 12 образования частного, пер"вая группа выходов которого подключена к управляющим входам коммутатора 11, а вторая группа выходов подключена к входам трех младших разрядов регистра 3, частного, входыприема информации регистров 1 и 2делимого и делителя и вход приема и сдвига информации регистра 3частного соединены с управляющимвходом 13 устройства.Узел 12 образования частногосодержит (фиг. 2) семь элементовнеравнозначности 23, восемь элементов И 24 и два элемента ИЛИ 25.Один разряд коммутатора 11 содержит (фиг. 3) четыре элемента И26 и один элемент ИЛИ 27,В устройстве регистры 1-3 могутбыть построены на двухтактных синхронных...

Номер патента: 1119007

Опубликовано: 15.10.1984

Авторы: Киселев, Кузина

МПК: G06F 7/52

Метки: умножения

...п /2, а каждый 20 из постоянных запоминающих узлов содержит адресные входы и разрядные выходы 1 .Недостатки данного устройства заключаются в ограниченности его функциональных возможностей (это устройство может выполнять только операцию умножения) и значительной емкости его памяти (величина емкости+г Зо его памяти составляет и 2 бит), что обуславливает большую трудоемкость программирования.Наиболее близким к изобретению по технической сущности является устройство для умножения, содержащее1) сумматоров и и групп элементов И ( л -разрядность сомножителей), причем первые входы элементов И каждой группы соединены с входами соответствующих разрядов первого сомножителя устройства, вторые входы элементов И 1 -й группы соединены в входом ( о...

Номер патента: 1119008

Опубликовано: 15.10.1984

Авторы: Драбкин, Евдокимов, Жариков, Каплан, Крейндлин, Ромашов

МПК: G06F 7/52

Метки: двоичных, дополнительных, кодах, умножения, чисел

...регистра 4 поразрядных суммсоединен с соответствующими разрядами второго входа сумматора 3 со сдвигом вправо на два разряда, пятый выход дешифратора 5 циФр множителя через триггер 7 соединен с четвертымвходом дешифратора 5 цифр множителя,выход нулевого разряда сдвиговогорегистра 2 множителя соединен спятым входом дешифратора 5 цифр множителя, третий выход которого соединен с третьим входом сумматора 3, выходы двух первых младших разрядов сумматора 3 соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра 2 множителя, "выход триггера 7 соединен с входом установки в ноль триггера 6.Устройство работает следующим образом.Перед выполнением умножителя в регистре 1 множимого хранится множимое,...

Номер патента: 1120316

Опубликовано: 23.10.1984

Автор: Лилеин

МПК: G06F 7/52

Метки: комплексного, комплексную, константу, умножения, числа

...входМнимой части числа которого соединен с входом второго блока умножения на константу и через первый блокинвертирования с вторым входом первого сумматора, выход которого соединен с входом третьего блока умножения на константу, выход которогосоединен с первым входом второгосумматора, второй вход которого сое 35динен с выходом второго блока умножения на константу и первым входомтретьего сумматора, второй вход которого соединен с выходом первогоблока умножения на константу и че 40рез второй блок инвертирования стретьим входом второго сумматора,выходы второго и третьего сумматораявляются соответственно выходамидействительной и мнимой частей про 45изведения устройства 1 2 3.Недостатком известного устройстваявляется сложность,...

Номер патента: 1120350

Опубликовано: 23.10.1984

Авторы: Кожомбердиева, Федоров, Яковлев

МПК: G06F 7/52, G06F 7/70

Метки: вероятностное, множительное

...сомножителей. Цель изобретения - повышение точности вычисления.Поставленная цель достигается тем,35 что в вероятностное множительное устройство, содержащее генератор случайных чисел. блок сравнения, первая группа входов которого является группой входов первого сомножителя устрои ства, вторая группа входов блока срав-. нения подключена к выходам генератора случайных чисел, введен блок элементов И, управляющий вход которого соединен с выходом блока сравнения, 45 группа информационных входов блока элементов И является группой входов второго сомножителя устройства, выходы блока элементов И являются выходами устройства. 50Предлагаемая структура устройства позволяет повысить точность вычислений за счет уменьшения дисперсии случайной величины...

Номер патента: 1123031

Опубликовано: 07.11.1984

Авторы: Борисов, Варакин

МПК: G06F 7/52

Метки: умножения

...двухрядового кода (1=1Й/2), инверсный выход старшего разряда (1+1)-й груп- ЗО .пы разрядов регистра множителя соединен с первым входом второго элемента И ( -го элемента 2 И-ИЛИ, с первыми входами полусумматоров Ь +1)-й группы полусумматоров и с (2+1)-м весовьи входом сумматора двухрядового кода, выход второго разряда (1+1)-й группы разрядов регистра множителя соединен с вторым входом второго элемента И к -го элемента 2 И-ИЛИ и с первым входом 1 с-го полусумматора, инверсный выход второго разряда В+1)-й группы разрядов регистра множителя соединен с вторым входом первого элемента И-го элемента 2 И-ИЛИ, выход младшего разряда(1+1 - Й группы разрядов регистра множителя соединен с третьим входом второго . элемента И 1 с -го элемента...

Номер патента: 1124291

Опубликовано: 15.11.1984

Автор: Сулимов

МПК: G06F 7/52

Метки: конечных, полей, умножения, элементов

...го блока матричного преобразования, выход р -го элементаИ 1 -й группы соединен с -м входом р-го многовходового сумматора блока, выходы К младших многовходовык сумматоров являются младшими выходами устройства, содержит (в-) двухвходовых сумматоров по,.модулю два, (шс) элементов ИЛИ, ш-разрядный РегистР обРазУюшего многочлена,(ш+1) . группу из (ш-к) элементов И, причем 45вход задания режима работы устройства соединен с входом регистра образующего многочлена, выходы которого спервого по (в)-й соединены с соответствующими управляющими входами 50первой группы каждого блока матричного преобразования, выход М-горазряда регистра образующего многочлена соединен с первыми входами(в-М)-х элемента ИПИ и сумматора 55по модулю два, с первым...

Номер патента: 1129606

Опубликовано: 15.12.1984

Авторы: Василевский, Григорьев, Козелл, Слюсарев

МПК: G06F 7/52

Метки: умножения

....Введения устройства, Выход счетчика и ераций сое.:;инен управляюгИмходом первого ком:утатора, входсчетчика итера,ий является входом13 ачатЯ работь устройства, соде 1:житвторой коммутатор и элемент И, причем ход младшего разряда множителя устройства соединен с первиВходом злемее 1 тя И,ыходсоединен с управляющим входом Второго коммутатора, первый и второй входы которого соединены соответственно с входом множимого устройства ипервем вь 1 ходом дерева сумматоров,Входы которого с первого по шестойсоединены соответственно с выходом второго коммутатора, выходами с первого по четвертый коммутатора1129606 4Каждая гр,ппа из трех разрядов управляет формированием своего кратного. выхтдомвторой вход 10 кратных и вторымдерева сумматоров,элемента И...

Номер патента: 1129607

Опубликовано: 15.12.1984

Авторы: Брюхович, Ротарь, Руснак

МПК: G06F 7/52

Метки: умножения

...группевходов сумматора с распространениемпереносов, выходы которого соединеныс входами регистра результата 3.Недостатком данного устройства 55являются низкие функциональные возможности, которые сводятся к умноже"нию чисел только с разрядностью15 3 11296 переносов, блок 5 суммирования частичных произведений и блоки 4 и 6 поразрядного накопления переносов содержат сумматоры с сохранением переносов и сумматоры беэ образования переносов соответственно, построенные по многоуровневой схеме, структура данных блоков аналогична структуре блоков известного устройства, 10Устройство для умножения работает следующим образом.Сигналы, соответствующие значениям множимого и множителя, поступают с выходов регистров 1 и 2 на входы блока 3...

Номер патента: 1130860

Опубликовано: 23.12.1984

Авторы: Замора, Лукьянец

МПК: G06F 7/52

Метки: деления

...выходы многодекадного счетчика делителя подключены к управляющим входам коммутатора, выход старшего разряда многодекадного счетчика делителя соединен с входом разрешения записи многодекадного счетчика делителя и с входом счетчика частного.На чертеже приведена функциональная схема устройства. Устройство для деления содержит тактовый вход 1, коммутатор 2, счет-, чик 3 делимого, блок 4 фиксации окончания деления, многодекадный счетчик 5 делителя, блок 6 задания кода делителя и счетчик 7 частного.Коммутатор 2 состоит из нескольких, по числу разрядов, РЮ-триггеров 8-10 и стольких же элементов И 11-13, причем вход К первого (младшего) триггера 8 соединен с входом 5 второго триггера 9, вход К второго триггера 9 - с входом 5 третьего и так...

Номер патента: 1134934

Опубликовано: 15.01.1985

Автор: Варакин

МПК: G06F 7/52

Метки: умножения

...соединен с первым входом первого элемента И 1 -го элемента 2 И-ИЛИ первой группы блока анализа множителя, с первыми входами полу3 11 сумматоров ( + 1)-й группы блока Формирования кратных множимого и с (2+ 1)-м весовым входом 1/К 1 -го сумматора двухрядного кода первого уровня, инверсный выход старшего разряда (+ 1)-й группы регистра множителя соединен с первым входом второго элемента И-го элемента 2 И-ИЛИ первой группы блока анализа множителя и с ( М + 22)-м весовйм входом 1 /-го сумматора двухрядного кода первого уровня, выход второго разряда ( + 1)-й группы разрядов регистра множителя соединен с вторым входом второго элемента И-го элемента 2 И-ИЛИ первой группы блока анализа множителя и с первым входом первого элемента И -го...

Номер патента: 1136151

Опубликовано: 23.01.1985

Авторы: Кожемяко, Короновский, Мартынюк

МПК: G06F 7/52

Метки: умножения

...устройства можно отнести необходимостьиспользования группы из К схем сравнения (где (К+1) - основание системысчисления) для определения одногоиз кратных множимого, соответствующего цифре в старшем разряде множителя, а также последовательное фор"мирование необходимых кратных в группе из К сумматоров-вычитателей.Цель изобретения - повышениебыстродействия устройства для умножения,Поставленная цель достигаетсятем, что устройство для умножения,содержащее регистр множителя, накапливающий сумматор, узел формирова 30ния знака, генератор кратных множимого, узел подсчета количества значащих разрядов в кодовом слове множителя, счетчик, регистр разрядностимножителя, программный блок управле- З 5ния, причем вход множителя устройства соединен с...

Номер патента: 1136152

Опубликовано: 23.01.1985

Автор: Добрыдень

МПК: G06F 7/52

Метки: множительное, число-импульсное

...с первыми входами элементов ИЛИ группы со второго по ь-й, выходы элементов ИЛИ группы соединены с входами соответствующих разрядов накапливающего сумматора, выход суммы полусумматора соединен с первыми входами элементов И второй группы, вторые входы которых соединены с выходами соответствующих разрядов счетчика, выходы элементов И второй группы соединены с вторыми входами соответствующих элементов ИЛИ группы, выход переноса полусумматора подключен через элемент задержки к входу счетчика, выход и-го элемента И первой группы соединен с входом (ь +11-го разряда накапливающего сумматора.На чертеже приведена блок-схема устройства.Устройство содержит полусумматор 1, счетчик 2, первую 3 и вторую 4,группы элементов И, группу 5 элементов...

Номер патента: 1137463

Опубликовано: 30.01.1985

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...разрядных переносов и с возможностью.45 их сквозной передачи на последнем щаге умножения путем подачи соответствующего сигнала на его управляющий вход. Блок 1 выделения младшего разряда предназначен для последовательного выделения единиц о -разрядного двоичного кода множителя, начиная с его младших разрядов, хранимого в регистре 2 множителя. Он содер жит (фиг.2) 0 элементов И 15 н функционирует в,соответствии со следующими логическими выражениями 55 го регистра 4, информационный.вход седьмого разряда которого подключен к выходу четвертого элемента И 8 четвертой строки матрицы 7,выходы разрядов второго буферногорегистра 4 подключены к входам соот-.ветствующих разрядов накапливающегосумматора, прямые и инверсные выходы разрядов регистра...

Номер патента: 1141402

Опубликовано: 23.02.1985

Авторы: Глухова, Пешков

МПК: G06F 7/52

Метки: деления, матричное

...соединен с выходом седьмого элемента И, выходы третьего, четвертого и пятого элементов НЕ - соответственно с первым, вторым и третьим входами девятого элемента И, выход которого соединен с вторым входом восьмого элемента ИЛИ, выходом соединенного с первым входом переноса (1+1) - го анализатора, выход пятого элемента И соединен .с входом седь. мого элемента НЕ, выход которого является вторым выходом 1-го анализатора.на фиг. 1 приведена структурная схема маТричного устройства для деления; на фиг. 2 - схема анализатора;на фиг. 3 - схема суммирующего модуля.Матричное устроиство.для деления (фиг. 1) содержит суммирующие модули 1, каждый из которых имеет входы7,1141402 переноса 2, суммы 3, делителя 4, сложения 5 и вычитания 6, выходы переноса...

Номер патента: 1141403

Опубликовано: 23.02.1985

Авторы: Глухова, Пешков

МПК: G06F 7/52

Метки: деления

...с выходом восьмого элемента И, первый вход которого соединен с выходом четвертого элемента ИЛИ, первым входом соединенного с выходом шестого элементаИ, первый вход которого соединенс вторым входом третьего элементаИЛИ и с выходом пятого элемента НЕ,.входом соединенного с выходом второго элемента ИЛИ, вход установки 5единицы первого триггера соединенс выходом седьмого элемента И,первый вход которого соединен с выходом третьего элемента .ИЛИ, первымвходом соединенного с выходом пятогоэлемента И, три входа которого соединены соответственно с выходамипервого, второго и третьего элементов НЕ, вход первого элемента НЕ -с первым входом третьего элемента И,второй вход которого соединен свторым входом первого элемента ИЛИ,выходом соединенного с...

Номер патента: 1149250

Опубликовано: 07.04.1985

Автор: Комаров

МПК: G06F 7/52

Метки: множительное

...входами блока памяти, выходыкоторого соединены с входами регистра 3 произведения, а также группу 8элементов ИЛИ, причем в старшихвыходов первой и второй групп коммутатора 5 соединены соответственнос входами дешифратора 7, выходыгрупп которого соединены с входамисоответствующих групп 8 элементовИЛИ, выходы которых соединены с соответствующими управляющими входамиблока 4 памяти,Множительное устройство работаетследующим образом.1149250 4фиг. 2 - приведены значения СЗР Хи У , что позволяет провести однозначную идентификацию номера массива путем анализа СЗР Х5 Результаты этого анализа приведеныв таблице. Графа 1 этой таблицысоответствует двум СЗР, которые подаются на первую группу входов дешифратора 7 с весами "один"Ю и "два". Графа 2...

Номер патента: 1150626

Опубликовано: 15.04.1985

Авторы: Рогозов, Чернов

МПК: G06F 7/52

Метки: двоичный, двухразрядный, инжекционного, типа, умножитель

...коллектором девятого транзистора, второй коллектор которого соединен с вторым коллектором второготранзистора, второй коллектор пятого 5транзистора соединен с базой десятого транзистора, коллектор которого соединен с выходом второгостаршего разряда умножителя, входыстаршего и младшего разрядов первого операнда которого соединенысоответственно с базами первого идевятого транзисторов, а входы старшего и младшего разрядов второгооперанда - с базами второго и . 15третьего транзисторов соответственноэмиттеры всех п-р-и-транзисторовсоединены с шиной нулевого потенциала, первые коллекторы. второго,четвертого, пятого, шестого, седьмого, восьмого и одиннадцатого транзисторов, вторые коллекторы первогои третьего транзисторов и базы де,сятого...

Номер патента: 1156064

Опубликовано: 15.05.1985

Авторы: Дербунович, Шатилло

МПК: G06F 7/52

Метки: умножения

...тактовыми входами устройства, вторые управляющиевходы одноразрядных сумматоров р-йи 2 р-й строк матрицы соединены соответственно с первым и вторым входамисброса устройства, выходы переносаодноразрядных сумматоров 2 р-й строкиматрицы соединены с вторыми информационными входами соответствующих од"норазрядных сумматоров первой строкиматрицы, выходы одноразрядных сумматоров с второго по и -й и 2 р"й строкиматрицы соединеныс третьимивходами одноразрядных сумматоровсоответственно спервого по(д) -й первой строки матрицы. 2В исходном состоянии на входах 8. 1, 8. 2, 9, 1 и 9. 2 установлен сигнал "1". Перед началом работы умно- жителя на вход 9.2 подается отрицательный импульс, который сбрасывает одноразрядные сумматоры 4. 1-4, и в нулевое...

Номер патента: 1156065

Опубликовано: 15.05.1985

Автор: Глазачев

МПК: G06F 7/52

Метки: множительное, параллельно-последовательное

...сумматоров 4 нескольких чисел согласно с таблицей состояний. Результат суммирования в группах с выходов поразрядных сумм сумматоров 4 подается на входы эле ментов 5 памяти группы, а с выходов переносов сумматоров 4 в . на входы элементов 6 памяти группы. Выход каждого разряда элементов 5 и 6 памяти группы соединен с входом сумматора 4 5 б нескольких чисел по весу на две группы более младшим (с большим номером), чем выход данного элемента памяти. Таким образом,. достигается сдвиг получаемого в каждом такте результата у на две группы вправо. Вторым тактом в первые разряды регистров 1 и 2 записываются значения второй группы,содержимое регистров 1 и 2 сдвигается и появляется на входах элементов И 3 группы, в элементы 5; 6 памяти группы...

Номер патента: 1156066

Опубликовано: 15.05.1985

Автор: Иванов

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...И соединены с первыми входами соответствующих трехвходовых сумматоров, вторые входы которых, кроме последнего трехвходового сумматора, соеди иены с выходами соответствующих элементов задержки, вход д-го элемента задержки, кроме последнего, соединен 2с выходом суммы (г+1)-го трехвходового сумматора, вход и-го элемента задержки соединен с выходом поразрядного переноса и-го трехвходового сумматора, выход суммы первого трехвходового сумматора соединен с выходом устройства, вход логического"0" устройства соединен с третьим входом первого трехвходового сумматора, выход поразрядного переноса 3-го трехвходового сумматора соединен с третьим входом (3+1)-го трехвходового сумматора (где )=1, 2п), выход и-го элемента задержки соединен с вторым...

Номер патента: 1157542

Опубликовано: 23.05.1985

Автор: Шостак

МПК: G06F 7/52

Метки: умножения

...образуется восемь частичных произведений,которые далее поступают на входыблока 6 двоичного суммирования всоответствии со значениями весових разрядов. 50 Блок 6 двоичного суммирования предназначен для параллельного,по возможности, суммирования частичных произведений, сформированных в блоке 5 и поступающих на входы блока 6 в соответствии со значениями Весов их разрядов. На выходах 17, - .172 блока 6 формируется 2 тетрад 542двоичной суммы в однорядном коде, а на выходы 16-16,из блока 6 поступают тетрадные переносы. Например, на выход 16 подаются только.все те переносы, которые образуют"я в первой наименее .".начимой тетраде блока 6 при суммировании в нем частичных произведений и которые долины поступить и поступают в его соседнюю более...