Устройство для умножения двоичных чисел

(54) УСТРОЙСТ 80 ДЛЯ УННОМЕ ОИЧНЫХ ЧИСИзтельн зо и ц н более близ гаемомуя, сои мнопр о умноже множимог тся устроис щее регистр я, блок фор ерж ны рования тор гру е азря" множимого, анали 1обретение относится к вычислиой технике и может быть испольвано в быстродействующих арифметических устройствах ЭЦВМ,Известны устройства умножениядвоичных чисел, содержащие регистрымножимого и множителя, связанныечерез схему образования частичныхпроизведений и пирамиду сумматоровс выходами устройства 1,Одним из устройств такого типаявляется также устройство умножения,орое содержит регистры множимогомножителя, связанные через матриу образования частичных проиэведе-.ий, пирамиду сумматоров и блок преобразователей кодов с выходной шиной устройства 2 , дов множителя и блок суммирования 31,полнением Недостатком этого устройства является недостаточное быстродействиев связи с многотактным выоперации,Цель изобретения - повышение быстродействия,Для достижения поставленной целиустройство для умножения двоичныхчисел, содержащее регистр множимого,регистр множителя, блок формированиякратных множимого, первый и второйанализаторы кодов групп разрядов мно.жителя, входы которых соединены свыходами соответствующих групп разрядов множителя, а первые выходы подключены к управляющим входам соответствующих блоков формирования крат"ных множимого,информационные входы которых соединены с выходами регистра мно.жимого, а выходы подключены к соответствующим входам блока суммирования,содержит дополнительно блок формиро93248 50 вания управляющих кодов суммирования,(%-2) блоков формирования кратныхмножимого с третьего по 1-й (Ъ - число разрядов множителя ), ( к -2 ) анализаторов кодов групп разрядов множителя с третьего по %-й, входы которыхсоединены с выходами соответствующих групп разрядов регистра множителя,а первые выходы подключены к управля-.ющим входам соответствующих блоков 1 оформирования кратных множимого,входыкоторых подключены к выходам регист"ра множимого. а выходы - к соответствующим входам блока суммирования,в состав которого входит пирамида 15сумматоров, информационные входы первого ряда которых соединены со взятыми попарно входами блока суммирования, выходы взятых попарно сумматоров каждого ряда пирамиды соединеныс информационными входами сумматорапоследующего ряда, выход сумматорапоследнего ряда пирамиды являетсявыходом блока суммирования и выходом устройства, блок Формированияуправляющих кодов суммирования содержит пирамиду табличных преобразователей знаковых разрядов в управляющие коды сумматора, входы первогоряда которых соединены с вторыми выхо 30дами взятых попарно анализаторов кодов групп разрядов множителя, первыевыходы табличных преобразователейзнаковых разрядов в управляющиекоды сумматора соединены с управляющими входами соответствующих суммато- З 5ров соответствующего ряда пирамидыблока суммирования, вторые выходытабличных преобразователей знаковыхразрядов в управляющие коды сумматора каждого ряда пирамиды, взятых попарно, соединены с входами табличныхпреобразователей знаковых разрядовв управляющие коды сумматора последующего ряда пирамиды,На фиг, представлена схема уст- ф 5ройства для случая умножения на одиннадцатираэрядный множитель; на Фиг.2показан пример выполнения блока фор"мирования кратных множимого; нафиг3 - то же, анализатора,Устройство содержит регистр 1 множителя, регистр 2 множимого, блоки3-6 формирования кратных множимого,сумматоры 7-9, анализаторы 10-13групп разрядов множителя, табличные 55преобразователи 14-16 знаковых раз-рядов в управляющие коды сумматоров,Сумматоры 7-9 образуют блок 17 сумми 9 арбвания, преобразователи 14-16 образуют, блок 18 формирования управляющих сигналов блока суммирования,Выход регистра 2 соединен с информационными входами блоков 3-6фоамирования кратных множимого,управляющие входы которых соединеныс первыми выходами анализаторов 10-13соответственно, а выходы блоков 3-6,взятые попарно, соединены соответственно с входами сумматоров 7 и 8первой ступени. Выходы сумматоров 7 и8 соединены с информационными входами сумматора 9, Управляющие входысумматоров 7,8 и 9 соединены с первыми выходами преобразователей 14,15и 16 соответственно, причем входыпреобразователей 14 и 15 соединенысоответственно с парами вторых выходов анализаторов 10, 11 и 12, 13, авходы преобразователя - с вторымивыходами преобразователей 14 и 15соответственно,Число групп разрядов множителя исоответственно анализаторов этихгрупп и блоков формирования кратныхмножимого равно 1 (В+1)/3 ( с округлением до ближайшего большего цело- .го), где Й - разрядность множителя.Разряды регистра множителя группируются по три. К каждой тройке приме.няется следующее правило преобраэо".,вания: если старшая цифра в анализируемой тройке равна "1" иэ тройкивычитается 8, э если старшая цифраследующей справа тройки равна "1",то к анализируемой тройке прибавляетсяВозможны значения преобразованного множителя О, й 1, + 2, + 3, й 4,Этим значениям соответствуют следующие режимы работы блоков Формирования кратных множимого,о"+4" - формирование 4-кратногомножимого,Соответствующие управляющие сигналы вырабатываются на первых выходаханализаторов, выходы каждого иэ которых соединены с выходами соответствующих троек разрядов множителя истаршего разряда следующей тройки.5 9324Для циФр -1", "-2") "-3" и 4"на выходе требуемое кратное множимого получается с противоположнымзнаком, Знаковые разряды кратныхформируются на вторых выходах анализаторов и учитываются при организации работы соответствующей ступени пирамиды сумматоров, Если на входсумматора поступают слагаемые с обоими верными или обоими противополож- Оными знаками, то этот сумматор работает в режиме сложения; если однослагаемое имеет верный, а другоепротивоположный знак,.сумматор работает в режиме вычитания, Если в 1 фпервом случае оба слагаемых имеютпротивоположный знак, или во второмслучае большее слагаемое имеет противоположный знак, то на выходесумматора результат также будет с 26противоположным знаком, что учитывается в следующей ступени табличныхпреобразователей. знаковых разрядовв управляющие коды сумматоров.Блок формирования кратных множи- Имого может быть реализован наупоавляемом арифметико-логическомустройстве АЛУ , на первый входкоторого подается код множимогосо сдвигом на один разряд влево 30( удвоенный на второй вход - несдвинутый код множимого, а управляющийвход соединен с первым выходом ана"лизатора соответствующ)ей группы. Цифрам преобразованного множителя "0","Ын) "12", "3", "+4" сопоставляютЬ .Фся режимы ра 6 оты АЛУ: формированиекода нуля, передача второго слагаемого, передача первого слагаемого,сложение, удвоение первого слагаемого.Пример выполнения блока Формирования кратных множимого (Фиг.2),Этот блок содержит сумматор 19, группу элементов ИЛИ 20, группы элементов И 21-23, дешифратор 24, элементы ИЛИ 25 и 26, информационные вхо"ды 27 и 28, управляющий вход 29, выход 30. При работе блока дешифратор24 преобразует поступающий на еговход управляющий код, вырабатываемыйсоответствующим анализатором, вуправляющий сигнал соответствующейкратности множимого, Требуемое кратное множимого получается на выходе30 после прямого прохождения множимо-5го или его удвоенного значения (свходов 28, 27 или после их сумми- )рования, или после суммирования удвоенного значения множимого с самимсобой.Работа анализаторов 1 Оописывается в табл,1, работа преобразователей 14-16 в табл. 2В последнем столбце табл. и 2приведены значения выходных сигналоа преобразователей для случая, когда блоки 3-6 и сумматоры 7-9 реализуются на микросхемах типа АИП.При реализации на других элементахэти значения могут отличаться отвыше приведенных. В остальном содержание таблиц не зависит от конкретнойреализации.Схемы анализаторов и преобразователей могут быть реализованы либомноговыходными переключательнымисхемами, построенными в соответствиис табл.1 и 2, либо в виде каскадногосоединения дешифратора и шифратора,либо в виде постоянного ЗУ небольшойемкости. Реализация с помощью ПЗУпри современной технической базе наиболее экономична. Так каждый преоб"разователь первой ступени может бытьвыполнен на одной микросхеме ПЗУ средней степени интеграции, например,ИМС 155 РЕ.Пример выполнения анализатора( Фиг.3), Анализатор содержит дешифратор 31, выходы 32-47 которого соединены с входами элементов ИЛИ 48-52а соответствии с табл При этомвыходы элементов ИЛИ 48-51, соединенные с шинами 48-51 образуют первыйвыход анализатора, а выход элементаИЛИ 52, соединенный с шиной 53 образует второй выход анализатора,Работу устройства рассматриваемна следующем примере. Пусть значение,записанное в регистре 1, .равносдополнительным Фиктивным разрядомслева) 011,110,011,001) 1945 . Ана-лизаторы 1 О" 13 управляются разрядамисоответственно первой, второи, третьей и четвертой тройки и старшим разрядом следующей тройки для последней тройки этз цифра рвана нулю).В соответствии с изложенными вышеправилами преобразований цифры пре"образованного множителя равны +4,-2)+3 и +1. Анализатор 10 задает дляблока 3 режим учетверения множимогоанализатор 11 для блока 4 - режимудвоения, анализатор 12 для блока5 - режим утроения, анализатор 13для блока 6 - режим прямой передачи.Ка выходах блоков 3-6 имеем соот1 ПервыйвыходанализаЦифра преобразованногомножителя Режим работы блокаформирова"ния кратныхмножимого Второй выходанализатора Комбинацияразрядовмножителя тора 00111 10101 0010 101011110 00111 Т а б л и ц а Режим работы Второй выход сумматора преобразователяВходные сигналы преоб.разователя Первый выход преобразова- теля 0 0 10010 А+В 01100 0 1 А-В О 7 932489 ветственно с учетом весов разрядов мйожителя следующие кратные множимого И; 48 фИ в 2048 М;28 128 М;3 х 8 М = 24 М; 1 М.Табличный преобразователь 14 задает для сумматора 7 режим вычитания, так как на его второй вход поступает число с обратным знаком. Сумматор 8 работает в режиме сложения. На выходах сумматоров 7 и 8 1 о 825 М. Преобразователь 16 задает для сумматора 9 режим сложения, На его выходе 1 получается значение 1945 И, то есть истинное значение произведения.Предлагаемое устройство в зависимости от разрядностисомножителей обеспечивает увеличение быстродействия по сравнению с известном устТойством в 2-4 раза.932489 10 Продолжение табл. 2 Первый выходпреобразователя Второй выходпреобразователя Режим работысумматора Входные сигналы преобразователя 01100 1 0 А"В 10010 А+В Формула изобретения Устройство для умножения двоичных чисел, содержащее регистр множимого, регистр множителя, блок Формирования кратных множимого, первый и второй анализаторы кодов групп разрядов множителя, входы которых сое- Е динены с выходами соответствующих групп разрядов множителя, а первые выходы подключены к управляющим . входам соответствующих .блоков формирования кратных множимого, информационные входы которых соединены с выходами регистра множимого, а выходы подключены к соответствующим входам блЬка суммирования, о т л ич а ю щ е е с я тем, что, с целью фф повцшения быстродействия, устройство содержит дополнительно блок формирования управляющих кодов суммиро: вания, (-2) блоков Формирования ,кратных множимого с третьего по3 М-й (М - число,разрядов множителя) -2) анализаторов кодов групп разрядовмножителя с третьего по Д -й входы которых соединены с выходами соот-.) ветствующих групп разрядов регистра 4 Е множителя, а первые выходы подключе" ны к управляющим входам соответствую. ших блоков формирования кратных множимого, входы которых подключены к выходам регистра множимого, а вы-, фз ходы - к соответствующим входам бло" ка суммирования, в состав которого входит пирамида сумматоров, информационные входы первого ряда которых соединены со взятыми попарно входамиблока суммирования, выходц взятых попарно сумматоров каждого ряда пирамиды соединены с информационными входами сумматора последующего ряда,. выходсумматора последнего ряда пирамидыявляется выходом блока суммированияи выходом устройства, блок формирования управляющих кодов суммированиясодержит пирамиду табличных преобра"зователей знаковых разрядов в управляющие кодц сумматора, входы первогоряда которых соединены с вторыми выходами взятых попарно анализаторов кодов групп разрядов множителя, первыевыходы табличных преобразователейзнаковых разрядов в управляющие коды сумматора соединены с управляющими входами соответствующих сумматоровсоответствующего ряда пирамиды блокасуммирования, вторые выходы табличныхпреобразователей знаковых разрядовв управляющие коды сумматора каждогоряда пирамиды, взятых попарно,соеди"иены с входами табличных преобразова"телей знаковых разрядов в управляющие коды сумматора последующего рядапирамиды,Источники информации,принятые во внимание при экспертизе1. Карцев И.А. Арифметика цифровыхмашин. И., "Наука" 1969) с. 453-456.2. Патент СВА Ю 3896496кл, 235-159, опублик. 19753, Авторское свидетельство СССРпо заявке У.2628106/18-24,кл. 6 06 Г 7752 1978 (прототип).932189 сноеССР 785/69 Тираж 732 Под ВНИИПИ Государственного комитетапо делам изобретений и отк 113035, Иосква, В, Рауаская н ка ий