G06F 7/52 — для умножения; для деления

Номер патента: 1791813

Опубликовано: 30.01.1993

Авторы: Дрозд, Кузнецова, Полин

МПК: G06F 7/52

Метки: деления, константу, типа, чисел

...разрядов сумматора 6соединены с соответствующими входами1791813 10 15 20 А/(2 +1)=Х А=-2 Х+Х. 45 50 55 делителя на 2 7, выходы остатка которогосоединены с первыми входами соответствующих элементов И группы 8, выходы которых являются выходами 15 остатка результата устройства, выход младшего разряда промежуточного регистра 2 соединен с первым входом элемента ИСКЛОЧАЮЩЕЕ ИЛИ 4, второй вход которого соединен с информационным входом млад- щего разряда промежуточного регистра 2, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 соединен с выходом старшего разряда остатка результата устройства 15 и с первым прямым входом элемента И-НЕ 10, второй прямой вход которого соединен с первым входом первого элемента И группы 8, инверсный выход заема счетчика 9...

Номер патента: 1795456

Опубликовано: 15.02.1993

Авторы: Боровицкий, Лунькин, Марковский, Меликов, Пустовойтов

МПК: G06F 7/52

Метки: деления, чисел

...итерации второй, четвертый и третий операционные блоки 2 формируют согласно выражениям(13)-(15) значения а, С и б соответственно, которые с приходом очередного ТИ заносятСя в регистры операционных блоков,Значение Ья=0, хранящееся в регистре операционного блока 2.1 на втором этапе вычислений не изменяется,Итерационный процесс на втором этапевычислений продолжается до тех пор, покав результате выполнения очередной 1-ойитерации все в разрядов дробной части кода а поступающего с первого выхода операционного блока 2,2 на третий вход блокауправления 1 станут равными единице либовсе в разрядов дробной части кода а станут равными нулю, В этом случае на второмвыходе блока управления .1 будет сформи ровано единичное значение признака...

Номер патента: 1797112

Опубликовано: 23.02.1993

Авторы: Шостак, Яськевич

МПК: G06F 7/52

Метки: умножения, чисел

...может быть конструктивно выполнена в виде операционного модуля (на фиг.1 показан штрих-пунктирной линией), реализованного, например, как большая интегральная схема. Устройство для умножения чисел работает следующим образом.В исходном состоянии буферные регистры 3, 4 и регистры 15, 16 блоков 5 обнулены, в регистре 1.хранится без знака р-разрядный 2"-ичный код множимого (пЕ - разрядный двоичный код), Здесь предполагается, что множимое и множитель представлены в двоичнокодированной 2"-ичной системе счисления, т,е. каждый разряд какмножимого, так и множителя представляетсобой набор из к двоичных цифр, Умножение е устройстве осуществляется эа 2 п+ттактов.10 15 20 25 30 35 40 45 50 55 В каждом из и первых тактов работы устройства на его вход...

Номер патента: 1803913

Опубликовано: 23.03.1993

Авторы: Дьякова, Сафонова, Шостак

МПК: G06F 7/52

Метки: деления

...Если же на второй управляющий вход коммутатора 10, который подключен к второму выходу 39 блока 14 микропрограммного управления, поступает сигнал логической единицы, то на выход 23 коммутатора 10 с выхода 30 старших разрядов разности вычитателя 6 передается значение (к + 3) старших разрядов разности двухрядного кода очередного остатка (один разряд - слева от запятой, остальные - справа от запятой), Заметим, что с выхода 36 можно принимать (Е+ 2) старших разрядов делимого, так как в первом такте К цифр частного формируются по одному коду остатка,С помощью четвертого коммутатора 11 осуществляется передача на входы делителя блока 4 деления усеченных чисел значения (М+ 2) старших разрядов кода делителя (все разряды находятся справа от...

Номер патента: 1803914

Опубликовано: 23.03.1993

Авторы: Шостак, Яськевич

МПК: G06F 7/52

Метки: умножения

...к младшим двоичным разрядам получившегося при этом 2 -разрядного произведения старшего 2 -ичного разряда1(1-го блока 2, сформированного в предыдущем такте и поступающего на вход первого слагаемого с выхода 11 -го регистра 3, а к старшим двоичным разрядам - младшего 2 -ичного разряда (1+ 1)-го блока 2, сформикрованного в этом же такте и поступающего на вход второго слагаемого 1-го блока 2 с выхода 10 ( + 1)-го блока 2. Причем, как видно из фиг, 4, подсуммирование второго слагаемого в блоке 2 осуществляется после того, как сформирован его младший разряд результата, который при дальнейших преобразованиях не изменяется, Сформированный -м блоком 2 старший разряд произведения в многорядном коде записывается в -й буферный регистр 3....

Номер патента: 1807481

Опубликовано: 07.04.1993

Авторы: Шостак, Яськевич

МПК: G06F 7/52

Метки: умножения

...выходах 14 и 15 -го узла 1 формируются соответственно старший и младший разряды двухразрядного произведения соответствующего разряда множителя, поступающего на его вход множителя с входа 7 устройства, на 1-й разряд множимого, поступающий на его вход множимого с -го разряда входа 8 устройства. Младший разряд произведения /- го угла 1 Д = 2, . и) поступает на вход первого слагаемого Д - 1)-го сумматора 2, а младший разряд произведения первого узла 1 - на вход первого слагаемого первого сумматора 3. Эти младшие разряды суммируются с соответствующими разрядами суммы частичных произведений, сформи рован ными в и редыдущем такте и хранимыми в ссответствующих регистрах 4. В сумматорах 2, кроме того, подсуммируются соответствующие разряды...

Номер патента: 1817091

Опубликовано: 23.05.1993

Авторы: Баран, Шостак

МПК: G06F 7/52

Метки: умножения, чисел

...23 десятичного сумматора 21, На выход 25 регистра50 22 поступает старшая десятичная цифра, навыход 26 - младшая. Регистр 22 может бытьпостроен на двухтактных синхронных ОЧтриггерах с асинхронными входами установки в ноль,55 Блок 7 приведения работает следующим образом.На входы блока 7 с выходов 16 и 17,соответственно первого и второго буферных регистров 5 подаются два результата вдвоичном коде. Далее, на первом и второмдвоичных сумматорах 19 осуществляется их суммирование со значениями младшей (подается с выхода 26) и старшей (подается с выхода 25) тетрад регистра 22 соответственно, Полученные на выходах сумматоров 19 суммы преобразуются на преобразователях 20 из двоичного кода в десятичный. Затем на десятичном сумматоре 21...

Номер патента: 1830529

Опубликовано: 30.07.1993

Авторы: Жалковский, Шостак, Шпаков

МПК: G06F 7/52

Метки: деления, чисел

...значения формируются на семи сумматорах 37. Остальные кратные формируются посредством монтажа.Мультиплексоры 71 - 75 предназначены для коммутации на входы вычитаемого 31-8 ь соответствующих значений кратных делителя. Приближенное значение -разрядного частного на выходах 23 блока 4 является управляющим кодом, по которому на выходы 251-255 мультиплексоров 71-75 передаются значения произведений всех возможных при данной погрешности К-разрядных частных на делитель(кратных делителя). Причем на выходы мультиплексора с наименьшим порядковым номером передается наименьшее значение такого кратного, а на выходы мультиплексора с наибольшим порядковым номером - наибольшее значение такого кратного. Ниже в табл. 1 поясняется...

Номер патента: 1833866

Опубликовано: 15.08.1993

Авторы: Романов, Шпаков

МПК: G06F 7/52

Метки: умножения

...по методуцифрового четверть квадратного перемножения, основанному на равенстве:Х У -- (Х+ У) (Х У)-х+у (х+чЯ4 4Это выражение можно также представить в виде: Х у=(Х+У)2 (Х-У)Алгоритм функционирования устройства для умножения представлен на рис, 2,5 Операнды Х и У разрядности п, участвующие в операции умножения, поступают свходных регистров 6 и 7, соответственно, навходы сумматоров 1, 2, причем на вход сумматора 2 операнд У подается с инверсного"0 выхода входного регистра 7, На их выходахполучаются величины, равные А = Х+ У иВ - Х+ У. Селектором 4 выходы сумматоров1 и 2 поочередно подключаются к входу блока 3 памяти, причем поступают они без15 младшего разряда (т.е. сдвинуты на 1 разряд вправо), что равносильно выражениямХ+ У Х - У22, в...

Номер патента: 1833867

Опубликовано: 15.08.1993

Авторы: Селезнев, Стрелецкий

МПК: G06F 7/52

Метки: умножения

...части не равна нулю. В этом случае выражение(5) остается неизменным и из его анализа вытекает необходимость прибавления к. старшей части сомножителя единицы (Х 14).Таким образом, суть коррекции сомро,жителя заключается в следующем:а) Если сомножитель отрицательный иего младшая часть не равна нулю, знак младшей части остается неизменным и к старшей части сомножителя прибавляется 50 единица;б) Если сомножитель отрицательный иего младшая часть равна нулю, знак младшей части инвертируется, старшая часть остается неизменной.в) В случае продолжительного сомножителя коррекция сомножителя не производится,Устройство работает следующим образом:10 20 2530 35 40 50 а) Если сомножитель отрицательной (знаковый разряд находится в состоянии лог, 1 и...