G06F 7/52 — для умножения; для деления

Номер патента: 1429109

Опубликовано: 07.10.1988

Авторы: Батюков, Шостак

МПК: G06F 7/52

Метки: деления, чисел

...6, первым вычитателем 7 и первым узлом 9 деления. На выходах первого узла 9 деления Формируются К цифр частного в предположении, что после проведения остатка к однорядному коду в его старние разряды поступает единичный сигнал займа из младних разрядов (на вход займа первого вычитателя 7 подан с нины 24 устройства сигнал логической единицы). ,Второй канал включает тот же сумматор принудительного округления делителя 6, а также второй вычитатель 8 и второй узел 10 деления, На выходах второго узла 10 деления Формируется К цифр частного в,предположении, что после приведения остатка к однорядному коду в его старшие разряды поступает нулевой сигнал займа из младпих разрядов (на вход займа второго вычитателя 8 подан с нины 25 устройства...

Номер патента: 1429110

Опубликовано: 07.10.1988

Авторы: Батюков, Шостак

МПК: G06F 7/52

Метки: деления

...25 сумматора 10 принудительного определения делителя. На выходах 26 узла 11 вычисления обратной величины формируется значение старших Ь+2) разрядов обратной величины при" нудительно округленного усеченного делителя. Узел 11 вычисления обратной величины может быть реализован любым из известных методов. В данном случае предполагается его реализация совместно с сумматором 10 принудительного округления делителя на ПЗУ.Второй вычитатель 12 комбинационного типа осуществляет преобразование %+5) старших разрядов двухрядного кода остатка, хранимого в регистрах 1 и 2 остатка, в однорядный код (два разряда слева от запятой и %+3) разряда справа от запятой). При этом во втором вычитателе 12 осуществляется принудительное уменьшение значения...

Номер патента: 1432506

Опубликовано: 23.10.1988

Автор: Каграманов

МПК: G06F 7/52

Метки: умножения

...с, четвертым инверсным входом третьей группы элемента И-ИЛИ 47.1-2,четвертым инверснымвходом третьей группы элемента И-ИЛИ 47,1-1 и третьим входом четвертой группы элемен 1432506пеВШ ФР гФара 0 йЩОЮРедактор С.Патруш аж 704 дписное каз 5441 41 В 11 ИИПИ Государственного комитета СССР по делам изобретений и открытий 13035, Москва, Ж, Раушская наб., д, 4/5з 1432506 та И-ИЛИ 47,Е, вход четвертого разряда первого информационного входа коммутатора 8 соединен с вторым входом третьей группы элемента И-ИЛИ 47.1 с.Первый коммутатор 7 (фиг.5) содержит элемент ИЛИ-НЕ 48 и группу элементов И-ИЛИ 49.1-49.8, причем первый, второй и третий управляющие входы коммутатора 7 соединены соответственно с входами элемента ИЛИ-НЕ 48, первый управляющий вход...

Номер патента: 1432507

Опубликовано: 23.10.1988

Автор: Фролов

МПК: G06F 7/52

Метки: умножения

...сумматор 3 по модулю два,коминационный сумматор 4, блок 5 памяти элемент ИЛИ 6.Устройство работает следующим об разом.Если сомножители не равны нулю, на ополнительных выходах блоков 1 и 2 амяти присутствует логический "0", а втором .дополнительном входе блока 20памяти - логический "0", и на выхое устройства формируется двоичный од произведения.Если хотя бы один из двух сомножиелей равен нулю, на дополнительном ыходе соответствующего блока 1 или 2 амяти формируется логическая "1", оторая передается на второй дополниельный вход блока 5 памяти,и на выхо-, е устройства формируется двоичный 30 од нулю. Дополнительные выходы блоков 1 и 2 памяти являются одним из разрядов вы 4 одного слова ПЗУ, на которых реализуются блоки 1 и 2 памяти....

Номер патента: 1432508

Опубликовано: 23.10.1988

Авторы: Добрынин, Юрков

МПК: G06F 7/52

Метки: двоичных, деления, чисел

...11 после окончания формирования первой цифрь частного устанавливается сигнал логического нуля стретьего выхода блока 9 управления,таким образом, сигнал на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 до окончания цикла деления повторяет сигнална его первом входе, т.е, сигнал свыхода триггера 10, который характеризует знак остатка полученный приопределении первой цифры (в после 2 Б дующих циклах - полученный при определении предыдущей цифры частного),Сигнал с выхода триггера 10 поступает на вход управления блока б преобразования кода делителя, на вход пеЗ 0 реноса и вход (п + 2)-го разрядавторой группы сумматора 4. Если остаток при Формировании первой цифрычастного отрицателен, в триггер 10записывается сигнал логического нуля, который поступает на...

Номер патента: 1437856

Опубликовано: 15.11.1988

Авторы: Гузик, Золотовский, Коробков

МПК: G06F 7/52

Метки: деления, три

...причем входы де 1 Ифрзторзсое,тип ны с прямыми выходами первогои второго разрядов регистра. первый выход дешифратора и первье и вторые выходы блоков формирования разрядов частного соединены с выходными шинами устполства, второй и третий вьходы цешифпатора подключены соответственно к первому и второму входам первого блока формирования разрядов частного, первый и второй входы ках- дого последуюшего блока формированля разрядов частного поцключены соответг.твенно к третьему и четвертому выходам препуцьш 1 его блока фопмирования разрядов частного, третий и четвептый выходы послепнего блока формированин разпядоя частного соединены с шинами остатка устройства, причем каждыи блок оормирования разрядов частного содержит элементы И ИЛИ,...

Номер патента: 1437857

Опубликовано: 15.11.1988

Авторы: Катков, Литвинов

МПК: G06F 7/52

Метки: двоичных, деления, дополнительном, коде, чисел

...сдвига информации в сторону старшего разряда, регистр2 делимого старшего Формата переключается на прием остатков со своего второго информационного входа и прием на вход младшего разряда информации, постуг асщей иэ регистра 1 делимого младшего формата, регистр делителя 3 переключается в режим хранения. По следующему синхротакту первый остаток записывается в регистр 2делимого старшего формата со сдвигомна один разряд в сторону старшего. Иэ регистра 1 делимого младшего Формата в младший разряд регистра 2 делимого старшего Формата записываетсяочередной разряд цифры делимого, а в освободившийся младший разряд регистраделимого младшего формата вдвигается знак частного, На схему 5 сравнен."я поступает знак очередногоостатка, в...

Номер патента: 1437982

Опубликовано: 15.11.1988

Авторы: Дудыкевич, Максимович

МПК: G06F 7/52, H03K 5/156

Метки: деления

...условии7 +1 т 2 (4) Из (5) и (б) следует, что условие (4) равнозначно условиюещ -ХЬ, 2 + ,К а, 22 (7)1 вО 1=ОТаким образом, в диапазоне (2) комбинационный сумматор 3, группа1,триггеров 5, -5 н регистр 2 управляющего кода Функционируют как (ш)-разрядный накапливающий сумматор. Средняя частота появления единицы на выходе (ш)-разрядного накапливающего сумматора, т,е. на выходе переноса комбинационного сумматора 3, определяется выражением где Г - средняя .частота импульсов, поступающих с выхода блока 1 вычитания на тактирующие входы триггеров 5,"5а А - число, содержашееся в (ш) младших разрядах регистра 2В соответствии с уравнением (5) Ф-Й.А = , Ь;2 = Е(9)У =1=1о хМР Е1 1 1 1 1 1 О 1 1 1 1 1 0 1 1 1 1 О 1 1 0 О 1 к ок к к 1 1 1 1 1 1 1 1 0...

Номер патента: 1439579

Опубликовано: 23.11.1988

Авторы: Дрозд, Жердев, Лацин, Минченко, Полин

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...разрядовпереносов сумматора 5, задержанныена регистрах 7 группы, и сигналы свыходов нечетных разрядов переносовсумматора б, задержанные на регистрах 7 группы,На первом одноразрядном сумматоре 6складываются конъюнкции, имеющие одинаковые в такте весовые Функции с нечетным значением 1, а также сигнал свыхода первого разряда переноса сумматора 5, сигналы с выходов нечетныхразрядов переносов сумматора 5, задержанные на регистрах 7 группы, и сигналы с выходов четных разрядов переносов сумматора б, задержанные на регистрах группы 7,Сигналы с выходов суммы второгои первого одноразрядных сумматоров 5и б поступают соответственно на первый и второй информационные входыкоммутатора 8, который под действиемСИ подключает указанные сигналы навыход 13...

Номер патента: 1439581

Опубликовано: 23.11.1988

Авторы: Джус, Романов

МПК: G06F 7/52

Метки: двух, разрядных, умножения, чисел

...10работы устройства так же, как и всехследующих, определяется с учетом времени выполнения операции суммирования в накапливающем сумматоре 5. Если триггер мпад 1 цего или любого другого разряда регистра 3 множителянаходится в нулевом состоянии, тоимпульс без задержки на один тактработы устройства в первом блоке бпоследовательного Опроса значащих 20разрядов сомножителей производит опрос следующего более старшего разряда регистра 3 множителя, Далее такимже образом, последовательно один задругим, производится анализ состоя 1 п 1 я остальньх, более старших разрядов регистра 3 множителя, и устройство работает аналогично, Появлениеимпульса па вьжоде 19 устройства"Конец", поступающего через элемент 30ИЗБ 14 с управляющего выхода блока...

Номер патента: 1439582

Опубликовано: 23.11.1988

Авторы: Золотовский, Коробков

МПК: G06F 7/52

Метки: деления, переменной, целое, число

...модулячисля., а знак Х заносится в регистр 6одновременно с записью значащих врегистр 10. Деление начинается сподачей такт ОБ ых импульс ОБ колич естВО кОторых равно количестВу Йормируеиьп" ,разрядов частного., на вход 7устройства.Для удобства дальнейшая работаиллюстри-уется примером деления Х =0,110101 (1,110101) на 5(0101)Сумматор-Вычитатель 3 принципиальноможет иметь произвольное число разрядов т. В рассматриваемом устройстве г = 9 плюс два знаковых разряда (Всего 11 разрядов);Рг.б 0000001 Рг.4 1 т ВХ,1 1 См.ЗРг.4 00 00000011 4 т ВХ,1 00 00000101 Си.З 11 11111110 Рг.б 0010010 Рг,4 11 11111100 5 т ВХ.1 00 00000101 См.З 00 00000001 Рг.б 0100101 Рг,4 00 00000011 6 т ВХ.1 00 00000101 См. 3 11 11111110 Рг.б 1001010Х Таким образом,...

Номер патента: 1441388

Опубликовано: 30.11.1988

Авторы: Андреасян, Арутюнян

МПК: G06F 7/52

Метки: деления, чисел

...КОРОТК 1 Х ЧИСЕЛ ВЫГ 10 ЛНЯЕТСЯ ТОЛЬКО сдвинутая влево на два бита передача младшего слова делимого. Младшие два бита коммутатора 13 при сдвиге заполняются кулями .В конце цикла вычитания на выходах коммутаторов 13 и 14 формируется значение промежуточного делимого, старшее слово которопо представляет ,собой сдвинутое на два бита влево старшее слово делимого или результат вычитания в вычитателях 10-12 с приставленными справа, двумя старшими битами младшего слова делимого, а младшее слово представляет собой сдвинутое влево на два бита младшее слово делимого с заполненными нулями при сдвиге влево младшими битами. Старшее слово промежуточного делимого с выхода коммутатора 14 передается на регистр 5 делимого, а младшее слово с выхода...

Номер патента: 1441389

Опубликовано: 30.11.1988

Авторы: Джирквелишвили, Плющ, Притака, Стеканов

МПК: G06F 7/52

Метки: деления

...отрицательным числомХ=.01100000, делитель представлен отрицательным числом У=1,0100.После выполнения начальной установки, как было описано, и подачи делителя на вход первого сомножителя умножителя 11 и делимого на инверсныйвход второго слагаемого сумматора 12на выходе комбинационного матричногоумножителя 11 получаем следующий результат; 1.0100 х 0,1000=1. 10100000,на выходе сумматора 12 получаемО. 10100000+1, 101000000=0,010000, Навыходе второго элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ состояние "1", следовательно,на выходе первого триггера 9(1) - "1".Аналогично находим значение второгоразряда частного. На выходе комбинационного матричного умножителя 11имеем: 1.0100 х 0.1100=1.011100000, навыходе сумматора 12...

Номер патента: 1444754

Опубликовано: 15.12.1988

Авторы: Андреев, Лужецкий, Малиночка, Стахов, Черняк

МПК: G06F 7/52

Метки: последовательное, умножения

...И 6.10 и 7.10 поступаютзначения старших разрядов множимогои множителя. На третьем входе элемента И 6.10 присутствует нулевойпотенциал с первого выхода динамического регистра 3. На второй вход последовательного сумматора 810 поступает значение произведения старших14447выходе динамического регистра 3. На элементе И 6.10 формируется произведение аЬ,первого разряда множителя на второй разряд множимого, на элементе И 7.10 формируется произведение а,Ьвторого разряда множителя на первый разряд множимого, на элементе И 7.9 формируется произве- дениЕаЬ вторых разрядов множимого 10 и множителя. Произведения разрядов сомножителей с выходов элементов И 6.10 и 7.10 поступают на первый и второй входы последовательного сумматора 8.10, а с выхода...

Номер патента: 1444755

Опубликовано: 15.12.1988

Авторы: Вышинский, Тихонов, Фесенко

МПК: G06F 7/52

Метки: умножения

...- + 1 + О-го разря 2да а сомножителя А, а в и-й1+1разряд и-разрядного сдвигового регистра 2 множимого будет записано знаичение ( -- )-го разряда Ь, . сомно 2- -)ижителя В, в в -й разряд - значение (и О-го разряда Ь сомножите 40 ля В. На выходах элементов И 3.( -- г. + 1),и3. ( -- 1 + 2) 3. (и-з.+1), 3. (и.+5 1444755 нала с выхода элемента И 4,(и) второй группы, сформировавшего компоненту частичного произведения ап5В результате работы устройства на 2 и-разрядном регистре 14 результата будет находиться окончательное значение произведения. Формула 10изобретения Устройство для умножения, содержащее и-разрядные сдвиговые регистры множимого и множителя, первую и вто рую группы из и и (и) элементов И соответственно (и - разрядность...

Номер патента: 1444756

Опубликовано: 15.12.1988

Авторы: Золотовский, Коробков

МПК: G06F 7/52

Метки: модуль, полей, умножения

...Если в дополнительных разрядах и множимого, и множителя стоят"-1", то их произведение дает "+1",и, следовательно, -1 в дополнительном разряде одного из произведенийследует убрать. В качестве таковоговыбрано произведение множимого надополнительный разряд множителя,Факт наличия двух " 1" в дополнитель-ных разрядах множимого и множителяопределяется на элементе И 5,Суммирование осуществляется в дваэтапа. На первом этапе складываютсязначение, хранимое в регистре 8, изначения произведений с выходов блоков 4 и 7 умножения на один разряд,Здесь возможны три случая при сложении; 0,-1,+1, Чтобы избежать накопления положительного переноса на втором шаге суммирования (суммирование значений, получаемых с выхода блока 2) в младший...

Номер патента: 1451682

Опубликовано: 15.01.1989

Автор: Низгурецкий

МПК: G06F 7/52

Метки: деления, запятой, фиксированной, чисел

...запуска, следовательно, при появлении синхроимпульсана выходе 10 блока 6 синхронизацииобратный код делимого записываетсяво вспомогательный регистр 3. При появлении синхроимпульса на выходе 11 блока 6 синхронизации в регистр 1 делителя, работающий в течение импульса с выхода 13 в режиме параллельной записи, записывается поступающий на его информационный вход код делителя. Затем при появлении синхроимпульса на выходе 12 блока 6 синхронизации сдвиговый регистр,2 частного записывает в младший разряд проинвертированное значение знакового разряда сумматора 4, который, имея значение "0", запрещает, а при "1" разрешает запись кода остатка во вспомогательный регистр 3 в следующем периоде вычислений. После окончания импульса с выхода 13...

Номер патента: 1451683

Опубликовано: 15.01.1989

Авторы: Демидов, Нелуп, Сабельников, Семотюк

МПК: G06F 7/52

Метки: накоплением, умножения

...такта во входные регистры сумматора загружаетсясодержимое регистра 4 и ячейки памяти блока 1, адрес которой задаетсямладшими четырьмя разрядами регистра 7, а во второй половине результатсуммирования загружается в ту жеячейку блока 1 и осуществляются сдвиги в регистрах 4 и 7. В четвертомтакте блок 8 запрещает сдвиг регистров.4 и 7 и осуществляется загрузка следующей пары сомножителей (вконце такта). В пятом такте вновьразрешается сдвиг регистров 4 и 7 ив устройстве выполняются те же действия, что и для первой пары сомножителей, Через три такта после загрузки последней пары сомножителейсбрасывается сигнал начала работы,На этом первый этап работы устройства заканчивается,Результатом работы устройства напервом этапе является...

Номер патента: 1462294

Опубликовано: 28.02.1989

Авторы: Губарев, Гусев

МПК: G06F 7/52

Метки: анализатор, процессов, случайных

...в счетчик14, а сигнал с одного из выходов дешифратора 16, поступая на управляющий вход коммутатора, коммутируетсодержимое счетчика 18 группы черезпереключатели 7 и 8 на входы блока 9.Формула изобретения 35 40 Анализатор случайных процессов, содержащий первый и второй аналогоцифровые преобразователи, информационные входы которых являются соответствующими информационными входами анализатора, блок измерения кор реляционной функции, синхронизатор, первый блок измерения одномерной функции распределения, содержащей дешифратор и группу счетчиков, причем выходы счетчиков группы первого блока измерения одномерной функции распределения образуют выходы первой функции распределения анализатора, выход блок измерения корреляционной на выходах...

Номер патента: 1462295

Опубликовано: 28.02.1989

Авторы: Санников, Чуватин

МПК: G06F 7/52

Метки: деления

...Сигнал Р поступает на входысумматоров 5-8 для задания режимовработы (сложения или вычитания). 1 ОВ соответствии с номером к выполняемой итерации в сдвигателях 13-16выполняется сдвиг соответственно А,В , С, Рна к разрядов вправо,т.е, на. выходах сдвигателей 13-16формируются величины соответственно Ад 2 Вд 2 Сл 2 Рл 2Предыдущее значение ординаты век-ктора делимого А, ее приращения Ал 2и В 2поступают соответственно из 20регистра 1, сдвигателей 13,14 вцепь, состоящую из сумматоров 5, 9,в результате в сумматоре 9 формируется новое значение ординаты вектораделимого А которое фиксируется 25в регистре 1 - выражение (7),Предыдущее значение абсциссы вектора делимого В, ее приращения В, 2 иА 2 поступают соответственно из регит"клра 2, сдвигателей...

Номер патента: 1462296

Опубликовано: 28.02.1989

Автор: Варакин

МПК: G06F 7/52

Метки: деления, итерационного, конвейерное, типа

...в квадрат данного кода формируется результат, у которого (0+1)11 старших разрядов равны 0,1111111010После суммирования на параллельном сумматоре 9 формируется 2 Б+1 = 21 младший разряд множителя второй итерации деления, а именно0111111110011111111111 доп01111111010011111111011111111010при этом 1 доп - сигнал с выхода элемента 8 НЕРАВНОЗНАЧНОСТЬ на ЗО входов с инверсным выходом. Сигнал "0"поступает на свободные входы параллельного сумматора 9,Вместе со старшими разрядами множитель второй итерации деления имеетвид 1,000000000.1111111101.1111111010 и при перемножении нарезультат первой итерации преобразования делителя гарантируется получение кода, содержащего ЗИ= 29 точных разрядов делителя, приведенногок единице, т.е. код 0,11,11...

Номер патента: 1462297

Опубликовано: 28.02.1989

Автор: Волощенко

МПК: G06F 7/52

Метки: деления, матричное

...управления коммутаторами ячеек при вычислении очередных остатков, каждый р-й элемент 10 ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы совместно с р-ым элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 6 группы участвует в формировании р-й цифры частного. Значение р-й цифры частного равно "1", если /Я,/ 7 /у( 15 или "0, если/Я , /у для случая, когда знаки делимого и делителя равны. Когда знаки делимого и делителя не равны, то условие, по которому определяется р-я цифра частного, ме няется на противоположное. Последнее обеспечивается инвертированием сигналов, проходящих через группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6, когда знак частного равен единице. 25Полусумматоры 2 и .сумматоры 3 групп обеспечивают коррекцию (округление) мантиссы частного, Необходимость округления обусловлена...

Номер патента: 1462298

Опубликовано: 28.02.1989

Авторы: Гузик, Золотовский, Коробков

МПК: G06F 7/52

Метки: деления, последовательных, чисел

...тактах Т 1, Т 2Тп передаются значащие разряды, поступающие в регистр 1 или 7. В такте Тц 1 передаются их знаковые разряды, При подаче числа У на вход 5 в такте Т на вход 31 подается сигнал С 5 и в триггер 30 записывается знак У. При подаче числа Х на вход 5 по сигналу на входе 31 в счетный триггер 30 поступает знак Х и складывается по модулю два с знаком У, т,е. Формируется знак частного.Устройство работает следующим образом.Перед началом деления в регистр в первом цикле записываются значащие разряды прямого кода, нормализован Б ного делителя У. Одновременно в триггер 30 записывается его знак. По завершении записи в служебном такте второй, третий и четвертый старшие разряды У переписываются в регистр 13, В следукщем цикле в...

Номер патента: 1464170

Опубликовано: 07.03.1989

Авторы: Водяхо, Грушин, Запорожан

МПК: G06F 17/14, G06F 7/52

Метки: конвейерный, умножитель, цифровой

...умножитель содержит два вычислительных блока, Каждый умножитель условно разбиваем на два частичных множителя Ь и Ьз (3 = 1,г), причем младшая пара битов Ь, посту пает на регистр 4 блока Бз, а старшая пара битов Ь подается на вход3субрегистра б блока Б, В общ 6 м случае цепочки субрегистров 6 работают по принципу Р 1 РО "первый вошел - первый вьпдел", благодаря чему в К-м вычислительном блоке организуется очередь частичных множителей с дисциплиной Р 1 РО. Множимое поступает на вход регистра 1 первого блока, Умножитель управляется синхронно от тактового генератора конвейерной системы.В регистрах 4 блоков Б, и Б фик 2 СируютсЯ инструкЦии Ез и Г, определяющие функционирование сумматоравычитателя 3 и коммутатора 2 блоковБ и Б...

Номер патента: 1465882

Опубликовано: 15.03.1989

Авторы: Белик, Коновалова

МПК: G06F 7/52

Метки: величины, вычисления, обратной

...напервую группу входов матрицы умножения 2 и со сдвигом на один раэрядв сторону старших разрядов на входыблока 3, на вход младшего разрядакоторого поступает сигнал логического нуля, с выходов блока 3 сигналыпоступают на первую группу входов,сумматора 4, на вход переноса которого поцается сигнал логической единицЫ еТаким образом, производится аппроксимация обратной величины функцией У =3-2 ХЪ - значение которойХполучаем на выходе сумматора 4, Сигналы с выхода сумматора 4 подаютсяна вторую группу входов матрицы ум -ножения 2, на входе которой получаемпроизведение Е;=Х.У;, которое и оценивается на каждой итерации, т.е.начинается итерационное уточнение.Первоначально получим Е, =Х У1.1 ЬЛЕсли У Ф - , то Х (У -- ) =1.Х ХД 2. 1 Учитывая...

Номер патента: 1465883

Опубликовано: 15.03.1989

Авторы: Золотовский, Коробков

МПК: G06F 7/52

Метки: деления, чисел

...остаток) с выходов регистра 2 поступает на другие.входы сумматора 6 с "перекосом" надва разряда в сторону старших разрядов, т.е. в сумматор 6 поступаетучетверенное значение делимого илиостатка) 4 х. Сумматор 6, работающийв обратных кодах, формирует первыйостаток 0, Одновременно сигналы свыходов блока 12 памяти поступают навходы элементов ИЛИ 13, 14, 15 ныходь которых подключены ко входам сум".матора 16,Очевидно, что если И 1=1,но нсе разряды сумматора 16, кромемладшего СЯМ), поступит единица,т,е, н сумматор поступит число -2 Если И 2=1, единица поступит только в младший разряд сумматора число +2). Если ИЗ=1, в сумматор поступает число -4. Если И 4=1, в сумматор поступает число +4, На другие входы сумматора 16 поступает со сдвигом на два...

Номер патента: 1474640

Опубликовано: 23.04.1989

Автор: Соловьев

МПК: G06F 7/52

Метки: дополнительном, коде, умножения

...точности вычисления Я-х+1 сш).Устройство содержит элементы И 124 (усеченную матрицу) первую группу элементов И-НЕ 25-30, вторую груп-,пу элементов И-НЕ 31-35, сумматоры 20 разрядов сомножителей в получаемое произведение вводится поправка по аб 1солютной величине равная - младшеФ4го разряда произведения. Устройство содержит матрицу (усеченную) элементов И 1"24, группу элементов И-НЕ 25- ЗО, группу элементов И-НЕ 31-35, матрицу (усеченную) сумматоров 36-68 и введенный элемент И 69. 1 ил. Зб-б 8 (усеченную матрицу), элемент И 69.Устройство работает следующим образом.При выполнении умножения параллельно анализируются элементом И 69 мпадшие разряды поступающих на вход сомножителей, и при заполнении мпадших разрядов единицами...

Номер патента: 1478212

Опубликовано: 07.05.1989

Авторы: Батюков, Шостак

МПК: G06F 7/52

Метки: деления

...вычитателях и в нем формитатка либо делимого с. входа 13 дан- руется остаток в двухрядном коде вных устройства, когдана первом выхо виде разности и займа, то сумматор 9де 33 блока 12 управления Формирует- фактически осуществляет операцию выся сигнал логической "1", либо ре- читания. Предполагается, что эта опеэультата, образованного на выходах рация выполняется через суммирование.31 первой группы вычитателя 8, когдаДля этого необходимо информацию, посна втором выходе 34 блока 12 унравле- ЗО тупающую на его вход с выходов 18ния формируется сигнал логической второго регистра 2 остатка, проинверПервый коммутатор 6 может быть тировать, а на вход переноса сумматореалиэован на элементах 2 ИИЛИ. ра 9 подать сигнал логической "1",С помощью...

Номер патента: 1481744

Опубликовано: 23.05.1989

Авторы: Вышинский, Ледянкин

МПК: G06F 7/52

Метки: умножения

...устройства на входы регистра 5. Одновременно сигнал управления УЗ поступит на второй вход элемента ИЛИ 10 устройства, И тем самым обеспечит коммутацию 1-х разрядов кода содержимого (=1,л) сдвигового регистра 2 в соответствующие г-е (г=1, л) разряды регистра 5 через г-е (=1, а) элементы И второй группы 4. Отключение элемента И 9 с одновременным включением или отключением элемента ИЛИ 10 осуществляется из блока управления. После этого в регистре и накопилось в виде двухрядного кода результатов и переносов очередное произведение двух сомножителей. Со следующего после корректирую шего такта в устройство может быть подано значение знакового разряда (ь, ) кода множителя или необходимо в течение (2 п+1) -го такта прогнать переносы из...

Номер патента: 1481745

Опубликовано: 23.05.1989

Авторы: Баран, Шостак

МПК: G06F 7/52

Метки: умножения

...образом.В регистры 1 и 2 множимого и множителя одновременно или последовательно во времени загружаются десятичные сомножители. После этого в блоках 4 матрицы формируются в многорядном коде произведения значений соответствующих тетрад множимого на значения соответствующих тетрад множителя, которые далее поступают на входы узлов 5 и 8 с учетом веса разрядов, где осуществляется их быстрое двоичное суммирова ние. Получившиеся при этом на выходах узлов 5 и 8 двоичные результаты поступают на входы соответствующих узлов 6, где производится их преобразование в десятичный код 8421, Десятичные числа с выходов узлов 6 преобразования двоичного кода в двоичнодесятичный подаются на равновесовые входы двоично-десятичного сумматора 7, а...