G06F 7/52 — для умножения; для деления

Номер патента: 1695307

Опубликовано: 30.11.1991

Авторы: Золотовский, Коробков

МПК: G06F 11/10, G06F 7/52

Метки: дополнительных, кодах, умножения

...А по модулю;операция)пв - некоторая операция выполняется по модулю й;Доп(Выч А) - отыскивается дополнение55 вычета Адой;2 стьЕмл - текущее значение старших имладших разрядов произведения, формирующихся на выходе сумматора 3;Выч(У) - вычет отработанных в -м шагеразрядов множителя;К 2,КЗ - коэффициенты;Я - знаковый разряд произведения из триггера 38.В узле 24 свертки формируется Выч Ест, в умножителе 31 он домножается на коэффициент К 2. В узле 27 свертки формируется Выч 2 мю и сумматоре 32 - левая часть выражения,В узле 30 свертки формируется Выч(У),в умножителе 35 он умножается на Выч(Х). Если триггер 38 в состоянии "0", произведение проходит через формирователь 39 безизменения. Если в триггере 38 код "1", в формирователь 39...

Номер патента: 1697077

Опубликовано: 07.12.1991

Авторы: Пономарев, Прохоров, Четверикова, Шатилло, Явиц

МПК: G06F 7/52

Метки: вычислительное

...зустройства подается единичнь.й сигнал, ко 25 торый запоминает информацию в ячейкахвторого ряда матоиць 1 и в ячейках 3 памятивтороо ряда группы и запоещает обработкуинбормации в этих ячейках.С момента времени 2 Т 1 вычисление30 продолжагпся в третьей строке матриць 1.1 госколг ку гервый ряд ячеек матрицы 1; перь готов к рабств, на вход 121 устройства в момент зремени Тг+Тпподается сигнал "0", который разрешает обработку35 вновь поступлвшей информации ячейкамирядэ матркць ", Сигнал этот устанавливается иа врем. т+Т, что обеспечивает правильное вычислен ет - задеркка вэлементе 1 Е и элементе задеркки),40 К моменту времени 2 Т+Тл+ т зычиспение в первом ряду матрицы, заканчиваетсяи начинаеся вы;испение во втором ее ряду. Далее - вычисление...

Номер патента: 1697078

Опубликовано: 07.12.1991

Авторы: Золочевский, Прохоров, Шатилло, Явиц

МПК: G06F 7/52

Метки: умножения

...неисправной области такова, что ее можно локализовать в пределах ц колонок матрицы, при соответствующем сдвиге операндов можно получить и правильных разрядов результата. Младшие п 1 разрядов результата из устройства не выводятся.Оценим величину возможной областинеисправн ых ячеек.45о Для и = 32 и ги = 32 величина ц = 25:вают условное "размыкание" устройства на границах рабочей области.Устройство может работать в двух режимах: при наличии локальной области неисправных ячеек матрицы 1 и без неисправных вычислительных ячеек матрицы 1.Устройство работает следующим образом Рассмотрим работу устройства в режиме без неисправных вычислительных ячеек матрицы 1, В этом случае перед началом вычислений на входы 7.1-7 т отключения строк и на...

Номер патента: 1702362

Опубликовано: 30.12.1991

Авторы: Шостак, Яськевич

МПК: G06F 7/52

Метки: умножения

...разрядии произведения 1-го блока 1записываются В его регистры 28 и 29 соотВВТСТВВННО,Г 1 осле Выполнения и первых тактов рэ 55 боты устройства на его вход 12 поступаетнулевая информация и далее осуществляется еще дополнительно и тактов, в течениекоторых из устройства выводится с соответству.ощим преобразованием информация.хоэнимая в регистрах 28 и 29 блоков 1. Вы510 15 20 30 35 40 50 вод 2 и разрядного произведения сомножителей в устройстве осуществляется через его выход 17 по одному разряду в каждом такте, В данном случае на вход 11 коррекции устройства во всех его тактах подается нулевая информация. В тех же случаях, когда требуется получить округленное значение произведения, необходимо в первом такте работы устройства на его вход 11...

Номер патента: 1705821

Опубликовано: 15.01.1992

Автор: Шостак

МПК: G06F 11/00, G06F 7/52

Метки: умножения

...цифру информации, хранимой в регистрах 1 (на управляющий вход 16 подается код "10").Каждый коммутатор 2 может быть построен на мультиплексорах "3-1" 21 (фиг,3).Каждый блок 3 вычисления разрядных значений произведения является комбинационной схемой. реализующей функциюЕ = Х У+А+В,где Х. У - Ь-ичные цифры сомножителей блока 3;А, В - Ь-ичные цифры слагаемых блока 3.На выходах блока 3 (построенного по известной схеме) формируется две Ь-ичные цифры результата, 5 1015202530 в буферных регистрах 7. При этом в освобождающийся при сдвиге и-й б буферный регистр 7 записывается информация, присутствующая на входе 14 коррекции ус 35 тройства.Каждый блок 10 сравнения поразрядно сравнивает инфорглацию, хранимую с паре буферньх регистров 4 и 5. с...

Номер патента: 1709301

Опубликовано: 30.01.1992

Авторы: Жалковский, Шостак, Шпаков

МПК: G06F 7/52

Метки: деления

...единицы млад нимого в регистре 1, и произведения, обрашего разряда. зованного на выходах блока 7 умножения,В блоке 7 умножения осуществляется положительна,то вэнаковомразрядевтороперемножение Е-разрядного частного, го вычитателя 9 формируется значение "О", сформированного на выходах 25 второго уз- что настраивает сумматор-вычитатель 10 на ла 5 коррекции и поступающего на вторую 40 вычитание, если же данная разность отри- группу входов блока 7 и и-разрядного дели- цательна, то в знаковом разряде второго теля, хранимого в регистре 2 и поступающе- вычитателя 9 формируется значение "1", что го на первую группу входов блока 7 с настраивает сумматор-вычитатель 10 на выходов 22 разрядов регистра 2, На выхо- сложение,дах 26 и 27 первой и...

Номер патента: 1709302

Опубликовано: 30.01.1992

Автор: Ковалив

МПК: G06F 7/52

Метки: выполнения, конечных, операций, полей, элементами

...т.е. не изменяются, Если значения всех коэффициентов полинома-делителя равны нулю, то на выходе элемента 5 ИЛИ - НЕ, а значит, и на выходе элемента 8 И формируется сигнал "1". Для осуществления начала выполнения операции деления необходимо на вход 12 кода операции устройства подать сигнал "1", При этом элемент 7 памяти по очередному тактовому импульсу на его тактовом входе установится в единичное состояние и на его выходе, а значит, и на входе элемента 9 И и на входе элемента 8 И сформируется сигнал "1",Если значения всех коэффициентовполинома-делителя равны нулю, то на вьходе элемента 8 И, а значит, и на выходе 10 устройства сформируется сигнал "1", который указывает на то, что осуществляется операция деления на нуль, которая в поле...

Номер патента: 1709352

Опубликовано: 30.01.1992

Авторы: Жалковский, Шостак, Шпаков

МПК: G06F 7/52

Метки: деления

...тельно, систему неравенств можно переписать в следующем виде: 20 30 В полученной системе неравенств представим каждую составляющую первых чле, нов левых частей неравенств в виде суммыцелого и правильного дробного чисел (правильная дробная часть числа А обозначена как (А. С учетом этого получим:40 Так как целая часть суммы двух правильных дробей непревышает величины, равной единице, то для доказательства полученной системы неравенств достаточно доказать 50 следующую систему неравенств: У 1 (У 1 + У 2)- 2 1.(А) - целая часть значения А;2 - масштабный коэффициент, обеспечивающий представление В старшихразрядов истинного и предсказываемого частного в виде целого числа.Значение. младших разрядов делимого Х и делителя У равно Х 2-Х-Х 1,...

Номер патента: 1711150

Опубликовано: 07.02.1992

Автор: Дохов

МПК: G06F 7/52

Метки: величины, вычисления, обратной

...вход первого коммутатора, до прихода "0", на вход устройства. Далее 010100101110000, нормализованное С в прямом коде, через первый вход второго коммутатора проходит на второй вход умножителя и умножается на15 10 30 35 40 50 татора, третий и четвертый стробирующиевходы которого подключены к выходу старшего разряда блока нормализации, выход умножителя соединен с первым входом сумматора, второй вход которого подключен к 55 5 10 1,10000010110100101011101011 с выхода коммутатора 1,Далее результат суммируется с величиной В, инвертируется на коммутаторе 4 и объединяется С "1" в старшем разряде. Полученный результат 0,1100000101100101 поступает на сдвигатель. где сдвигается на 11 разрядов, Окончательно получается результат 1/С...

Номер патента: 1711151

Опубликовано: 07.02.1992

Авторы: Дрозд, Егорова, Полин

МПК: G06F 11/08, G06F 7/52

Метки: деления, чисел

...три, которые формируют контрольные коды по модулю три: 18=В глобЗ, КА=АгпобЗ, кС=СгпобЗ,Контрольные коды МВ и 1 С далее поступают на входы узла 11 умножения по модулю три, который вычисляет их произведения по модулю три, поступающие на первую группу входов сумматора 13 по модулю три, Код с выходов элемен: ов ИСКЛЮЧАЮЩЕЕ ИЛИ третьей группы 12 поступает на входы четвертого узла 16 свертки по модулю три, формирующего контрольный код остатка кВ=ЯгпобЗ при й0 .или код И=(й-В)гпобЗ при ВО. Этот код поступает на входы сумматора 13 по модулю три, на другие входы которого подаются слагаемые, комплексирующие разницу между кодами 1 В и КВ для случая 80. Для этого код МВ при 80 пропускается через элементы И 15,2 и 15,1 группы и поступает на третьи...

Номер патента: 1711152

Опубликовано: 07.02.1992

Авторы: Дрозд, Карпенко, Лацин, Минченко, Полин

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...разряды (начиная с первого, младшего) множимого и множителя соответственно. Причем вслед за разрядами первой пары сомножителей безпаузы аналогично поступают разряды последующих пар сомножителей, образуя их непрерывный поток.Под действием синхроимпульсов СИ 2 поступающих на вход сдвига регистра 3 множимого, разряды множимого продвигаются в каждом такте в регистре 3 множимо.го на одну позицию в сторону старших разрядов, Разряды множителя вдвигаются в регистр 4 множителя через триггер 1, в который разряды записываются по синхросигналам СИ 2, а в регистр 4 множителя вдвигаются по инверсным синхросигналам СИ 2 с задержкой на полтакта (фиг.2), на одну позицию в сторону младших разрядов регистра 4 множителя, 35 40 складывает их с учетом...

Номер патента: 1714592

Опубликовано: 23.02.1992

Авторы: Богаевский, Прохоров, Шатилло, Явиц

МПК: G06F 7/52

Метки: умножения

...Ь - двоичный разряд множителя, с - разряд частичного произведения, д - разряд переноса,Для исчерпывающего тестированияФункциональных модулей в составе вычислительной ячейки необходимо 1 Отестовых входных наборов, вторые вФормате (аЬсд; представлены на Фиг.5,причем восемь тестовых наборов дляисчерпывающего тестирования одноразрядного трехвходового сумматора(Т, ) и два входных тестовых набораиз четырех (ТИ) для исчерпывающеготестирования двухвходового элемента Ивычислительной ячейки, которые не покрываются Т;Е,йа Фиг. 6 приведен пример распре"деления входных тестовых наборов вФормате (аЬсд для развернутой во времени замкнутои конвейерной матрицытт гтт тК К В в воооов Я. 1 00 К = 000 Й+тшВ равна К,дополниостаточное дляактике...

Номер патента: 1714593

Опубликовано: 23.02.1992

Авторы: Шостак, Яськевич

МПК: G06F 7/52

Метки: умножения

...когда требуется получить округленное50 произведение, необходимо в первом циклеработы устройства на его вход 10 податькорректирующую информацию (для округления 2 и-разрядного произведения и-разрядных сомножителей, представленных в55 двоично-кодированной шестнадцатиричнойсистеме счисления необходимо подать впервом цикле работы на вход 10 двоичныйкод 1000), Зто позволяет осуществить округление результата беэ дополнительных временных затрат, Кроме того, вход 10 можетбыть использован также для введения результирующей коррекции по знакам множймого и множителя в случае умножения чисел в дополнительном коде.11. Если устройство содержит встроен ные средства непрерывного контроля его 10 15 устройства подаются сигналы, настраивающие коммутаторы 6...

Номер патента: 1714594

Опубликовано: 23.02.1992

Авторы: Беликова, Дрозд, Полин

МПК: G06F 7/52

Метки: деления, константу, чисел

...входы первого слагаемого с (и 41)-го по(и+1)-1 имладших входов второго 35 слагаемого сумматора 1.1 подключены к нулевой шине, выходы сумматора 1.1.11г соединены с соответствующими входами первого слагаемого сумматора 11+1, выход переноса сумматора 1,1 соединен с и+(2- 40 -1)1+1-м входом первого слагаемого сумматора 1,1+1, выходы с первого по . и+(2-1)1+1-1)-1 и выход переноса сумматора11 соединены соответственно с входами второго слагаемого с(21+1)-го по и+(2+1 45 -1)1+1)-й сумматора 1.1+1, входы первого слагаемого с и+(2 -1)1+1+1)-го по и+2(2 -1)+1)-й и входы второго слагаемого с первого по (21)-й сумматора 1,1+1 подключены к нулевой шине, выходы сумматора 1.г и его выход 50 переноса являются выходами 3 частного устройства.На входы 2...

Номер патента: 1714595

Опубликовано: 23.02.1992

Авторы: Бобровский, Прохорович

МПК: G06F 7/52

Метки: умножения, чисел

...суммированиясумматора 5 и входом разрешения записирегистра 9.Регистр множимого 1, п-разрядный, 45предназначен для хранения множимого Х,представленного в дополнительном коде:лХ = - х 1+ х 21=,2 50Регистр множителя 2, п+1 разряднцй,предназначен для хранения множителя У,представленного в дополнительном коде Уи- - у 1+ Р у 21, причем сдвиг осущеет=2. %вляется в сторону младших разрядов на рразрядов,Умножители 313 к предназначены длявычисления очередных элементарных произведений Х /С;/ 1- 1,К, где Х; - код образованный 1-й группой р разрядов кодаХ; С 1 - р - разрядный код модуля величиныС 1. Умножители имеют по два информационных р-разрядных входа и 2 р-разрядные информационные выходы. Умножители могутбыть реализованы, например, в...

Номер патента: 1714596

Опубликовано: 23.02.1992

Авторы: Дрозд, Кузнецова, Полин

МПК: G06F 7/52

Метки: деления, константу

...10 регистра 1 и является, входом запуска устройства, входы разрядов с(п-+2)-й по и-й второго слагаемого сумматора 3 подключены к нулевой шине, 10 входы 11 разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого 1, выходы которого соединены с соответствующими входами первого слагаемого 15 сумматора 3, (и-+1) младших разрядов второго слагаемого которого подключены к соответствующим выходам регистра 2, информационные входы которого соедине-, ны с соответствующими входами блока сло жения с единицей 8 и с соответствующими выходами частного делителя на 2 4, (и+1)-е входы которого соединены с соответствующими выходами сумматора 3, а выходы остатка соединены с соответствующими 25...

Номер патента: 1718215

Опубликовано: 07.03.1992

Авторы: Кошарновский, Лунькин, Марковский, Меликов, Полянский, Сатьянов

МПК: G06F 7/52

Метки: векторно-скалярных, выполнения, действительными, операций, числами

...блоков 1.ЧК(1,2, ), обеспечивая запоминание в триггерах знака этих блоков сформированных знаков результатов Ъ. С третьего выхода основного операционного блока 1.+1 Ч-разрядный информационный код поступает на четвертый вход вспомогательного операционного блока 2.С выхода вспомогательного операционного блока 2 а старших разрядов кода Ьк+5 (код Ьк.1) поступают на пятый вход блока 3управления, Если все разряды кода Ьирав 4ны единице или старший разряд кода Ьк - 13равен нулю, признак КОНЕЦ ОПЕРАЦИИ сохраняет единичное значение и вычислений не производится, При этом на вторых выходах блоков 1,Ие(1,2 ) формируются результаты, зависящие от кода операции и признака окончания операции. В случае выполнения операции умножения (9=1) и нулевом...

Номер патента: 1718216

Опубликовано: 07.03.1992

Авторы: Вышинский, Луцкая, Тихонов

МПК: G06F 7/52

Метки: вычисления, произведений, сумм

...И - с информационным входом пятого триггера и первым входом пятого элемента 2 И-ИЛИ, выход пятого элемента И соединен с четвертым входом четвертого элемента 2 И-ИЛИ, выход пятого триггера - 25 с первым входом четвертого элемента 2 ИИЛИ, выход которого соединен с четвертым входом пятого элемента 2 И-ИЛИ, выход пятого элемента 2 И-ИЛИ - с первым входом первого элемента И, первый и второй входы 30 второго элемента ИЛИ - соответственно с вторым и третьим входами данных вычислительного блока, выход второго элемента ИЛИ - с первым входом шестого элемента И, первый вход седьмого элемента И - с 35 четвертым входом данных вычислительного блока, первый управляющий вход которого соединен с вторыми входами шестого и седьмого элементов И, первым...

Номер патента: 1721602

Опубликовано: 23.03.1992

Авторы: Богаевский, Прохоров, Шатилло, Явиц

МПК: G06F 7/52

Метки: деления

...точностью на входы заема усеченных рядов матрицы необходимо подать соответствующий корректирующий операнд заема, Для определения вида корректирующего операнда проанализируем отбрасываемую часть матрицы. Анализ проведен для двух примеров: деление 0,100 на 0,101.и деление 0,100 на 0,110 (фиг. 3 и 4).Из рассмотренных примеров видно, что точность вычисления усеченной матрицы не ухудшается, если в качестве корректирующего операнда использовать операндделителя, Моделирование показало, что если в качестве корректирующего операнда заема использовать операнд делителя, усеченная матрица деления обеспечивает вычисление частного с точностью не хуже 2 " (и - количество рядов матрицы).Дробная часть частного от деления содержит в общем случае и...

Номер патента: 1721603

Опубликовано: 23.03.1992

Авторы: Лопато, Шостак

МПК: G06F 11/00, G06F 7/52

Метки: деления

...разряда сумматора 1 л соединен с вторым входом первого блока 2 свертки по модулю два, выход которого соединен с выходом 15 четности частного устройства.Сумматоры 1-1 ц - и-разрядные двоичные сумматоры комбинационного типа с дублирующим переносом, соединены между собой, с входами и выходами устройства так, что образуют однотактный матричный делитель, реализующий способ деления без восстановления остатков. В зависимости от значения управляющего сигнала на входе переноса (входе инвертирования) сумматора информация, подаваемая на его второй вход с входа 9 делителя устройства, либо инвертируется (если значение предыдущего остатка положительное), либо проходит без изменения (если значение предыдущего остатка отрицательное). Одновременно с...

Номер патента: 1728858

Опубликовано: 23.04.1992

Автор: Ковалив

МПК: G06F 7/49, G06F 7/52

Метки: конечного, поля, умножения, элементов

...1 О-триггеров являются входом сброса в нулевое состояние регистра 11 (1 г),Регистр 2 (фиг.3) состоит из а ВЯ-триггеров 9, причем входы установки в единичное состояние всех а ВЯ-триггеров 9 являются одноименными с порядковыми номерами КЯ- триггеров 9 в установочными входами регистра 2, а объединенные входы сброса всех ВЯ-триггеров 9 являются входом сброса в нулевое состояние регистра 2.Мультиплексор 41 (4 г) (фиг.4) состоит из 2 а двухвходовых элементов И 10 и п 1 двухвходовых элементов ИЛИ 11, причем первые входы первых по порядку счета п 1 двухвходовых элементов И 10 являются одноименными с порядковыми номерами двухвходовых элементов И 10 в входами первой группы информационных входов мультиплексора 41(4 г), первые входы следующих по...

Номер патента: 1728860

Опубликовано: 23.04.1992

Автор: Киселев

МПК: G06F 7/52

Метки: деления

...79 в состояния Ф 77=00, Ф 79 =10.Д врегистр 73 заносятся сигналы П 69 = П 7(Т 1),П 9(Т 1), П 73(Т 1) (где П 73 - сигнал с выходавторого разряда регистра 73) по И 22 = О, врегистр 49 заносятся сигналы П 42 а =. П 57 =при П 7 = П 14 = 0 (в противном случае содержимое регистра 5 не изменяется) в регистр5 заносится код Ф 9(Т 2)"+ по Й 21 = 0 (гдесигнал П 7 вырабатывает компаратор 7 так,что П 7 = 1 при Ф 9"Ф 5 или П 7 = 0 приФ 9("+)Ф 5), в регистр 73 заносятся сигналы 3169 = П 7(Т 2), П 9(Т 2), П 73 = П 9(Т 1) поИ 22 = О, при П 13 = 1 и П 14 = П 7 = 0содержимое Рг 1 умножителя 1 не изменяется в противном слае в Рг 1 заноситсякод П 38 Ф 9(Т 2)"+" по И 28 = О, в Рг 2 и триггерокругления умножителя 1 заносятся кодФ 2 Ф 6 и сигнал Тр = П 27(Т...

Номер патента: 1728861

Опубликовано: 23.04.1992

Авторы: Козырькова, Лунькин, Марковский, Меликов, Шек-Иовсепянц

МПК: G06F 7/52

Метки: векторно-скалярных, выполнения, действительными, операций, числами

...вычислений в операционном блоке 1. (1, 2 Ц в результате очередной итерации произойдет переполнение разрядной сетки,. на втором выходе операционного блока 1. по окончании итерации будет сформировано единичное значение признака "Переполнение", которое будет сохраняться до начала выполнения следующей операции. На первом выходе операционного блока 1, сформируется и будет сохраняться до начала выполнения следующей операции результат выполнения итерации, в процессе реализации которой произошло переполнение.Итерационный процесс продолжается до тех пор, пока в результате реализации очередной т-й итерации все (в+1) разрядов кода, поступающего на второй вход блока 3 управления, станут одновременно равными нулю или одновременно равными...

Номер патента: 1728862

Опубликовано: 23.04.1992

Авторы: Сафонова, Шостак

МПК: G06F 7/52

Метки: деления

...единицы в младший разряд, поступающей на вход переноса сумматора 6 принудительного округления делителя через вход 19 логической единицы устройства. На выходе 28 сумматора 6 принудительного округления делителя образуется (1+4)-разрядный результат (один разряд расположен слева от запятой, а остальные - справа от запятой), который далее поступает на вход узла 7 вычисления обратной величины,Узел 7 вычисления обратной величины производит вычисление значения (К+2) старших разрядов обратной величины от принудительно округленного значения (К+3) старших разрядов делителя, поступающего на вход узла 7 вычисления обратной величины с выхода 28 сумматора 6 принудительного округления делителя. На выходе 29 узла 7 вычисления обратной величины...

Номер патента: 1730622

Опубликовано: 30.04.1992

Автор: Шостак

МПК: G06F 11/00, G06F 7/52

Метки: деления, контролем

...зависимостью суммы от переноса (фиг, 4), то при проверке контрольного соотношения РхС+) 25 щ - 2+, Я. Рдс = Рк(+ Я ЪГ+1 будут обнару=оживаться все ошибки на выходах 15 и 17 соответственно частного и остатка устройства, вызываемые его одиночной неисправностью. Обеспечивается также обнаружение всех ошибок на выходах 15 и 17, вызываемых одиночной ошибкой в делимом на выходе 10 устройства, Одиночная же ошибка в делителе на входе 11 может привести к необнаруживаемому классу ошибок на выходах 15 и 17 устройства, Поэтому в нем предусмотрен контроль по четности правильности поступления делителя на 40 вход 11 устройства.На фиг, 5 приведены два числовых примера, подтверждающие правильность функционирования предлагаемого устройства для деления с...

Номер патента: 1730623

Опубликовано: 30.04.1992

Авторы: Башаръяр, Петров, Сафьянников

МПК: G06F 7/52

Метки: множительно-делительное, цифровое

...10 третьего операнда устройства и выходом вычитателя 1 устройства, выход вычитателя 2 соединен с информационным входом накапливающего сумматора 7, выход которого соединен с входом второго слагаемого сумматора 3, вход первого слагаемого которого соединен с входом 11 четвертого операнда устройства, вход 12 синхронизации которого соединен с входом разрешения записи накапливающего сумматора 7,Устройство работает следующим образом,На входах 8 - 11 присутствуют и-разрядные коды типа 8 - 4 - 2-1 операндов Х, У, Ч, ЧЧ соответственно, причем 0Х1; 0У1;0 Ч 1;0 Ю 1;Ч Х У 2", С входа 12 на вход разрешения записи накапливающего сумматора 7 поступают сигналы синхронизации СК. Пусть в начальный момент времени разряды накапливающего сумматора 7...

Номер патента: 1730624

Опубликовано: 30.04.1992

Авторы: Беликова, Дрозд, Полин

МПК: G06F 7/52

Метки: деления, константу, чисел

...вычитания з дополнительном коде, При этом с его выходов снимается величина А(2-1). Она поступает наследующий сумматор, который выполняетдомнохение величины А(2-1) на коэффици 6ент (2 +1). Величина А(2-1) поступает на Отсюда следует, что частное Х совпадает с делимым, сдвинутым на 1 двоичных разряда в сторону младших разрядов, и ри этом имеет место погрешность, которая опреде ляется значением Х. Эта величина тем меньше, чем больше величина сдвига, т.е.коэффициент при Х в формуле (2), Эту величину сдвига можно увеличить умножая правую и левую части равенства на величину 25 (2-1). Тогда в правой части имеет место вы(ражение (2 -1). Дальнейшее увеличение ко 2эффициента достигается умножением правой и левой части на величину (2...

Номер патента: 1732341

Опубликовано: 07.05.1992

Автор: Тарануха

МПК: G06F 7/52

Метки: умножения

...( 1 2)(341(ИЭ 2)(З 4)ф 1 Ьф 2 УО 1 Эуфф+ф 2 фЭ О 24ЧМЭ 44, о 2 озМ 4Р г = фг 0 Э 0 4где а 1, а 2, аз, а 4 - одноименные разрядычастичных произведений;( Ро, ф 1, ф 2) - позиционный код разрядного частичного произведения. На фиг.1 изображено устройство для умножения; на фиг.2 - узел одноразрядного суммирования; на фиг,3 - четырехвходовый одноразрядный сумматор. Устройство (фиг.1) содержит информационный вход 1 приема множителя, информационные входы 21-217 приема параллельным кодом множимого, первый тактовый вход 31 приема двух импульсов,второй тактовый вход 32 приема импульсов, вход 4 установки в "0", элемент 51 задержки с запоминанием знакового разряда множителя, регистр 52 множителя, триггер 5 з, элемент И-ИЛИ 54 преобразователя...

Номер патента: 1735842

Опубликовано: 23.05.1992

Автор: Фесенко

МПК: G06F 7/52

Метки: умножения

...разрядного сдвигового уп 2равляющего регистра 3 будет записано единичное значение. а, Ь а, Ь-+ - 4.2 а, Ь, - -+2 -- , + г 2 а, Ь - -+ - -+ 3 г. 2 Ь - + 2а- -+12 Ь , а Ъ2 2- Ф .-- -+а2 25 а., Ъ , а Ь- -ф а. Ьа, Ь,-з + - + -2 2 2а. Ь, а., Ь2+ + - ф,30На основных 7 и дополнительных1 О сумматорах, полусумматорах 6,8и 11 и с помощью элемента ИЛИ 9 компоненты -го частичного произведениясуммируются со значениями (-1)-й З 5 промежуточной суммы В 2 и-разрядныйрегистра 12 результата записываетсязначение д-й промежуточной суммы.иВ м такте одновременно со сдви 2гом инФормации в первый разряд и-разрядного сдвигового регистра 1 множителя будет записано значение старшего разряда а множителя А, в и-йразряд - значение младшего разряда45 аи...

Номер патента: 1735843

Опубликовано: 23.05.1992

Автор: Ледянкин

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...блока 5 суммирования. 1735843передачу в блок 5 суммирования 1-хчастичных произведений, сформированных в обоих регистрах сомножителей,Управляющие сигналы, которые поступа 5ют с входа 11 синхронизации устроистыва на третьим входы обеих групп элементов И в зависимости от состоянияпервого 7 и второго 8,триггеров, которые своими выходами подключены квторым входам элементов И обеихгрупп, осуществляют передачу в блок5 суммирования частичных произведений, сформированных в регистрах первого 1 и второго 2 сомножителей, выходы которых соединены с первыми входами элементов И, Таким образом, цастицные произведения от кода множимого (А), сФормированного на регистре2 О первого 1 сомножителя, заносят вблок 5 суммирования на противофазе(1;) и при...