G06F 7/52 — для умножения; для деления

Номер патента: 813417

Опубликовано: 15.03.1981

Автор: Лукашенко

МПК: G06F 7/52

Метки: п-разряд-ных, умножения, чисел

...И, дифференцирующие узлы 13, элементы И 14, ИЛИ 15, задержки 16, причем входы первого буферного регистра 10 и второго буферного регистра 11 подключены.соответственно ко входам множнмого и множителя блока 7 перемножения к-разрядных чисел соответственно, выход 1-го разряда второго буферного регистра 11 (1=1, ,к) подключен к первым входам элементов И 1-ой строки матрицы 12, прямой выход 1-го разряда первого буферного регистра 10 соединен с первым входом1-го элемента И 14, второй вход которого подключен к тактовому входу 17устройства, а выход - ко вторым входам элементов И 1-го столбца матрицы: 12, находящихся в четных строках, и ко входу сброса 1-го разряда первого буферного регистра 10, инверсный выход которого через 1-ый узел 13...

Номер патента: 813418

Опубликовано: 15.03.1981

Авторы: Боюн, Козлов, Ледянкин, Малиновский

МПК: G06F 7/52

Метки: двоичныхчисел, дополнительных, кодах, умножения

...знакового разряда регистра множителя, выходы первого и второго преобразователей кода в дополнительный соединены с первым и вторым входами элемента И соответственно.На чертеже приведена схема устройства.Устройство содержит регистр 1 множимого, регистр 2 множителя, триггер 3 модификации сдвига, первый 4 и второй 5 преобразователи кода в дополнительный, элемент И 6, узел 7 суммирования, регистр 8 результата, входные шины Э и 10 множимого и множителя соответственно, управляющий вход 11 устройства, выходную шину 12 результата. При работе устройства в регистры множимого и множителя записываются сомножители в дополнительном коде с учетом знаков. Если множитель положительный, то нулевое значение его знакового разряда определяет режим работы...

Номер патента: 813419

Опубликовано: 15.03.1981

Авторы: Гордиенко, Курт-Умеров

МПК: G06F 7/52

Метки: множительно-делительное

...к первым входам первого и второго элементов И 4 и 5, вторые входы которых соединены с выходом триггера 6 управления, Выход первого элемента И 4 соединен с входом первого счетчика 7, подключенного выходом к выходной кодовой шине устройства. Выход второго элемента И 5 подключен к входу второго счетчика 8, соединенного выходом с первым входом блока 9 совпадения кодов. Второй вход блока 9 подключен к выходу регистра 10, а выход блока 9 соединен с первым установочным входом триггера 6, подключенного вторым установочным входом к шине запуска устройства. Шицы ввода кодов у и 7, сомножителей делимого соединены с входами блока 1 сравнения кодов и с первым и вторым информационными входами коммутатора 2, подключенного выходами к второму входу...

Номер патента: 813420

Опубликовано: 15.03.1981

Авторы: Гнитько, Кирпичев

МПК: G06F 7/52

Метки: двоичныхчисел, дополнительных, кодах, умножения

...выхода триггера 3 и нулевом значении первого и второго разрядов множителя в дешифраторе 4 управляющий импульс формируется на первом выходе. При единичном значении первого и второго раврядовмножителя и нулевом значении выхода триггера 3, а также при единичном значении выхода триггера 3 и второго разряда множителя и нулевом значении первого разряда множителя в дешифраторе 4 управляющий импульс формируется одновременно на выходах 9 и 11, При этом на выходе 11 управляющий импульс формируется также ипри единичном значении триггера 3 и обоих 15 младших разрядов множителя, причем данный импульс поступает на единичный вход триггера 3 и переводит его к началу следующего такта в единичное состояние. При единичном значении второго...

Номер патента: 815726

Опубликовано: 23.03.1981

Авторы: Ободник, Панич, Петух

МПК: G06F 7/52

Метки: интегратор, цифровой

...логического блока умножителя, 1 Х 1-разрядный счетчик, вход которого соединен с входной шиной, а выходы - с вторыми входами логического блока умножителя, введен накопительный сумматор, тактовый вход которого подключен к входной шине, вход переноса - к выходу логического блока умножителя, кодовые входы - к выходам М-Х старших разрядов М-разрядного регистра, а выход - к выходной шине.На чертеже представлена функциональная схема цифрового интегратора.Цифровой интегратор содержит М-раз рядный регистр 1 управляющего кода, Хразрядный счетчик 2, логический блок 3 умножителя и накопительный сумматор 4.Выход сумматора подключен к выходной шине.815726 15 Формула изобретения Соста лева Техред Тираж ИИПИ Государствен по делам изобрете 5, Москва,...

Номер патента: 817701

Опубликовано: 30.03.1981

Авторы: Ильин, Попов, Скворцов

МПК: G06F 7/52

Метки: умножения

...подается множимое, представленное в унитарном коде 1 иэ ж (ш-ичная сис тема счисления), причем на вход первого дешифратора группы подается 45 ба в старших разрядов с регистра множимого. Выходы дешифратора представляют собой старший разряд множимого представленного в коде 1 из ш и т.д., а на вход последнего девщфратора группы подается 3 о в младших разрядов с регистра множимого, выходы которого представляют собой младший разряд множимого, представленного в коде 1 из в, выходы дешифраторов группы соединены с соответствующими входами сумматора 4.В зависимости от содержимого старшего разряда регистра 2 множителя по шине 3 разрешения подается либо не подается сигнал разрешения образования очередного частичного произведения. В случае наличия...

Номер патента: 817702

Опубликовано: 30.03.1981

Авторы: Герасименко, Корнейчук, Пономаренко, Рахлин, Савченко, Тарасенко, Торошанко

МПК: G06F 7/52

Метки: умножения, чисел

...на сумматоре 2 частичных произведений и подачу на второй вход сумматора 2 в каждом 1-м цикле (1-1)-го частичного произведения, сдвинутого на (1-1) разрядов вправо. Выдвигаемая вправо младшая цифра 1-го частичного произведения в и-м такте каждого 1-го цикла (кроме последнего и-го цикла) через элементы И 8 и ИЛИ 10 записывается в освобождающиеся разряды регистра 3. Блокировка такой записи в и-м цикле осуществляется сигналом с шины 1 б, поступакщим на вход ЗАПРЕ 1 Ъ элемента И 8, и объясняется тем, чтопоследний и-ый цикл является цикломобработки знаков,В последнем и-м цикле подача множимого на первый вход сумматора 2 через элемент И 7 блокируется единичным сигналом с шины 16, подаваемымна вход ЗАПРЕТА элемента И 7, н и-мтакте...

Номер патента: 817703

Опубликовано: 30.03.1981

Авторы: Гениевский, Лойко, Лотоева

МПК: G06F 7/52

Метки: деленияпоследовательно, параллельногодействия, умножения

...4 реверса. Изменение потенциалов на выходах последнего разрешаетработу счетчика 3 в режиме вычитания,счетчика 2 - в режиме сложения, и пе реключает распределитель 10 сдвигов.Сигналом с выхода 16 распределителя10 разрешается работа элемента И 9старшего разряда частного и подключается связанная с выходом 16 распреде лителя 10 группа элементов И 25 иИ-ИЛИ 26 коммутатора 7, Следующимипосле первого Вимпульсами, вьщаваемыми распределителем 11 на элементыИ 5 групп, осуществляется однократ ное вычитание делителя из содержимого старших разрядов счетчика 3. Первым импульсом следующего цикла работы распределителя 11 импульсов записывается единица в старший разрядсчетчика 2 и осуществляются межраэрядные переносы в счетчике 3. Этимже...

Номер патента: 817704

Опубликовано: 30.03.1981

Авторы: Глухова, Пешков

МПК: G06F 7/52

Метки: десятич-ных, умножения, чисел

...осуществляется прибавление либо вычитание, в зависимости от знака поступившего с выхода знака узла 5 навход управления видом операции десятичного сумматора 1, содержимого регистра-преобразователя 2 к содержимому сумматора 1. Одновременно с Формированием сигнала на выходах 9 и13 блок управления вырабатывает сигналы на выходах 10 и 12. Сигнал свыхода 12 поступает на вход приемарегистра 3 множимого и обеспечиваетзапоминание его содержимого. Сигналс выхода 10 управляет умножениемна два содержимого регистра-преобразователя 2.Таким образом, к началу второготакта цикла в преобразователе 2сформирован код двухкратного множимого. 6 На втором такте блок управленияанализирует разряд веса "2" своегоинформационного входа 8. Если, нанем "1", то блок...

Номер патента: 817705

Опубликовано: 30.03.1981

Авторы: Дербунович, Лейкехман, Нешвеев

МПК: G06F 7/52

Метки: множительное

...и-ый ряд4 Ц, устройства. Ячейки 1 и 2 содержатузел 3 формирования переноса, сумматор 4 по модулю два и элемент И 5,ячейки 2 кроме указанных элементовсодержат элемент НЕ б,45 Первый вход узла 3 формирования.переноса каждой Е-ой ячейки )-го ряда соединен с первым входом сумматора 4 по модулю дна той же ячейки и свыходом сумматора 4 по модулю два(х)-ой ячейки (-1)-го ряда, второй вход узла 3 - со вторым входомсумматора 4 по модулю два той же ячейки и с выходом узла 3 формированияпереноса (1+1)-ойячейки )-го ряда,55третий вход узла 3 - с первым входом элемента И 5 той же ячейки и стретьими входами узлов 3 формирования переноса всех ячеек )-го ряда,четвертый вход узла 3 - с третьимвходом сумматора 4 по модулю два и60 с выходом элемента И 5...

Номер патента: 817706

Опубликовано: 30.03.1981

Авторы: Нестеренко, Новиков, Супрун

МПК: G06F 7/52

Метки: octatka, безвосстановления, деления, чисел

...- в регистр 1 делителя,состояние регистра 7 частного безразличное, блок б коррекции частного записывает в триггер, имеющийсяв его составе, значение результатасравнения знаков делимого и делителяЕсли знаки операндов в исходномсостоянии .равны, то в первом циклевычисления происходит вычитание дели.теля из делимого, если знаки не равны, тов первом цикле вычисления происходит сложение делителя и делимого.на сумматоре 3. Для этого в первомцикле вычисления управленце работойпреобразователя прямого кода в дополнительный осуществляется выходом блока 6 коррекции частного.Таким образом, на входы сумматора3 в первом цикле вычисления поступает делимое в прямом коде, а дели тель - в прямом или дополнительномкоде. В конце первого цикла вычисления...

Номер патента: 822181

Опубликовано: 15.04.1981

Авторы: Ледянкин, Малиновский

МПК: G06F 7/52

Метки: дополнительных, кодах, умножения, чиселв

...шину 17 результата.При работе устройства в регистрымножимого 1 и множителя 2 по входнымшинам записызаются коды сомножителей.В зависимости от знака кода множителя 65(+ - ).30б 4ч.п. 0,101 т,к.ч.п. 0,101 о.к.ч.п.множимоео.к,ч.п.п,к.ч.п. в регистре 2 триггер 4 знака множителя устанавливается в единичноеили нулевое состояние. Если знакмножителя положительный, то прохождение кода множителя через преобразователь 5 кода осуществляется без преобразования, т.е. в коде представления (прямом); если же знак отрицательный - берется дополнительный кодот дополнительного кода отрицательного числа, т.е. множитель преобразуется в абсолютную величину. Таким образом, код множителя всегдаделается положительным. Триггер 4зиака своими выходами...

Номер патента: 824206

Опубликовано: 23.04.1981

Авторы: Потапов, Флоренсов

МПК: G06F 7/52

Метки: множительное

...регистра 21 соединен со входом коммутатора 11, а управляющие входы преобразователей 25 и 26 прямого кодав дополнительный и многоразрядногоключа 29 подключены к выходу блока30 переключения режимов. Управляющий вход сдвигателя 17 соединен свыходом сумматора 9, а управляющийвход сдвигателя 23 подключен к выходу сумматора 13. В предлагаемом устройстве в старшей части регистра 1 первого операнда хранится значение Хо старших .раэ - рядов аргумента Х, в младшей части регистра 1 первого операнда содержится значение йХ младших разрядов аргумента Х. В старшей и младшей частях регистра второго операнда хранятся, соответственно, значения У и дУ. Для хранения таблиц значений 1 од Хо, 1 оддх; 1 од У, 1 од ьУ используются, соответственно, блоки 3,4, 7...

Номер патента: 826343

Опубликовано: 30.04.1981

Автор: Карпицкий

МПК: G06F 7/52

Метки: импульсов, периодических, следования, умножитель, частоты

...блока 5, а информационным входомс выходом старшего разряда сумматора 13Сумматор 13 подключен первым и вторым входами к выходам второго и третьего регистров 14 и 15 соответственно, авыходами остальных разрядов - к информационному входу регистра 15. Управляющий .вход регистра 15 соединен с выходом блока 5.Информационный вход регистра 14 подключен к первому выходу делителя 2. Входы обнуления счетчика 3, делителей 2 и 8 и регистра 5, второй вход обнуления счетчика 6, управляющие входы регистров 4 и 4, второй вход триггера 9 и второй вход элемента15 5 82634ИЛИ 10 соединен с шиной 16 ввода ум-ножаемой частоты.Умножитель частоты работает сле"дующим образом,Токовые импульсы периода То с выхода генератора 1 поступают черезделитель 2 с...

Номер патента: 830379

Опубликовано: 15.05.1981

Авторы: Фойда, Чигирин

МПК: G06F 7/52

Метки: множительно-делительное

...числа Б В исходном состоянии триггер 10 запирает элементы И 7 и 8, на входах счетчиков 4 и 5. Перед началом вычисления командой "Пуск" устанавливают суммируксций счетчик 4 в нулевое положение и, переключая триггер 1 открывают элементы И 7 и 8. Если пе" реключатель 3 установлен в положении "Умножение", счетчик 4 начинает суммировать нечетные разряды числа А, поступающие с выхода делителя 1 частоты через формирователь 11 нечетных разрядов на счетные входы нечетных разрядов счетчика 4. Управляющий сигнал, разрешающий счет в счетчике 4, поступает на формирователь 11 нечетных разрядов с синхронизатора 15 через входы переключателя 3, Затем по сигналу, поступающему с синхронизатора 15, через входы переключателя 3 на формирователь 13 четных...

Номер патента: 832554

Опубликовано: 23.05.1981

Автор: Глухова

МПК: G06F 7/52

Метки: множительное

...блока управления.На фиг. 1 изображена структурная схема множительного устройства; на фиг. 2 - схема узла преобразования цифры; на фиг. 3 - схема одного десятичного разряда узла деления на два, на фиг, 4 - схема блока управления,Множительное устройство выполняет операцию умножения двоично-десятичных чисел, представленных в коде 8-4-2-1, по варианту, при котором производится сдвиг частичных произведений при неподвижном множимом,Устройство включает десятичный сумматор 1, содержащий (2 п+1) десятичный разряд, где и - разрядность сомножителей; регистр 2 удвоенного операнда, содержашлй (и+2) десятичных разрядон; регистр 3 операнда, содержащий (и+1) десятичный разряд, информационный выход которого подключен к информационному входу...

Номер патента: 832556

Опубликовано: 23.05.1981

Автор: Чеботаев

МПК: G06F 7/52

Метки: следящий, умножитель, частоты

...4 управления может быть реализован как асинхронный автомат . 15 управления и как блок с микропрограммным управлением с использованием микропроцессоров). При этом могут быть реализованы различные законы управления (пропорционально-дифферен циальный, пропорционально-интегрально-дефференциальный и т.п.). Выбор закона управления и его техническую реализацию в блоке 4 целесообразно осуществлять в зависимости от априор" 25 ной информации о диапазонах изменения умножаемой частоты и кода коэффициен-. та умножения,а также от желаемых динамических характеристик устройства. При этом соответственно может видоизменяться характер реализации блока 2 коррекции, предназначенного для формирования корректирующего воздействия на блок 4 с целью...

Номер патента: 834697

Опубликовано: 30.05.1981

Автор: Петрик

МПК: G06F 7/52

Метки: умножитель, частоты

...5,10 соединены 65 с соответствующими выходами блока 11 управления. Блок 11 подключен входом через формирователь 12 импульсов к входу умнокаемой частоты. Выход управляемого делителя 7 соединен через дополнительный делитель 13 частоты с первым входом фазового детектора 14. Детектор 14 подключен вторым входом к выходу формирователя 12, а выходом - к входу фильтра 15 нижних частот. Выход фильтра 15 соединен через управляемый генератор .16 импульсов с сигнальным входом третьего ключа 8,Умножитель частоты работает следующим образом.Пусть до поступления первого импульса умножаемой частоты ключ 3закрыт, а ключ 4 открыт. Тогда первыйимпульс умножаемой частоты, поступающий на вход блока 11 управления, закрывает. ключ 4, открывает ключ 3...

Номер патента: 834708

Опубликовано: 30.05.1981

Автор: Морозевич

МПК: G06F 17/18, G06F 7/52, G06F 7/70 ...

Метки: вероятностное, делительно-множи-тельное

...ИЛИ 18 соединен с управляющими входами счетчика 14 результата и блока 23 элементов И,группа входов которого соединена с группой выходов третьего блока 22 задания кодов чисел, а группа выходов соединена с группой установочных входов первого счетчика 13 делителя. Нулевой выход триггера соединен со вторым входом четвертого ключевого элемента 7, выход которого соединен со входом второго счетчика 11 делителя, Выход второго счетчика 11 делителя соединен с первым входом первого элемента 12 ИЛИ, второй вход которого соединен с выходом пятого ключевого элемента 8, а выход соединен с информационным входом первого счетчика 13 делителя, Выход первого счетчика 13 делителя соеди834708 25 зо Формула изобретения 35 уК; х(К,40 45 вые элементы,...

Номер патента: 840892

Опубликовано: 23.06.1981

Авторы: Крыжановский, Лившиц, Рафалович, Чертыковцев

МПК: G06F 7/52

Метки: следящий, умножитель, частоты

...чертеже изображена блок-схема следящего умножителя частоты.Устройство содержит формирова тель 1 импульсов, вход которого является входом умножителя частоты, а выход соединен с управляющим входом регистра 2 памяти и с входом обнуления счетчика 3. Счетчик 3 подключен счетным входом к выходу делителя 4 частоты, а выходами разрядов - кинформационным входам регистра 2 Выходы регистра 2 соединены с управляющими входами первого управляемого делителя 5 частоты, выход которого является выходом умножителя частоты, и с управляющими входами второго управляемого делителя б частоты. Делитель б подключен сигнальным входом к выходу генератора 7 тактовых импульсов, а выходом - к счетному входу делителя 4 и к сигнальному входу управляемого делителя...

Номер патента: 842799

Опубликовано: 30.06.1981

Автор: Элькинд

МПК: G06F 7/52

Метки: умножения

...их сдвигомсоединены с выходом 15 блока 9 управления, на котором формируютсяимпульсы управления сдвигом. Входыуправления записью регистров 13 и14 подключены к выходу 16 блока 9управления, на котором формируютсяимпульсы записи.Управляющий вход коммутатора 10подключен к выходу 18 блока 9 управления, В зависимости от сигналана выходе 18 (логический 0 или1) коммутатор 10 соединяет своивыходы поразрядно с первой группойвходов или со второй. Первая группавходов подключена к выходам элементов .И 8 и к шине логического 0,5вторая группа входов подключена квыходам сдвигающего регистра 13 частичных произведений. Устройство работает следующим образом.Перед умножением обеспечивается запись множимого в регистр б множителя в регистры 3 и 4 и...

Номер патента: 842800

Опубликовано: 30.06.1981

Авторы: Андреасян, Каграманов

МПК: G06F 7/52

Метки: матричное, умножения

...цифр поступают на регистры 8и 9 задержки, Для умножения к-разрядного множимого на две цифры (8разрядов) множителя сумматоры первойгруппы выполнены в виде отдельныхблоков 4 и 5, на входы которых отрегистров 8 и 9 поступают тетрадысоответствующих весов остатков ипереносов. Затем текущая сумма парных строк в режиме десятичного умножения после коррекции на +10 всумматорах 13 и 14 запоминается нарегистрах 10 и 11 и суммируется насумматоре б, результаты полученныена входе которого после коррекциив сумматоре 16 запоминаются на регистре 12 в виде суммы четырех строктаблицы умножения. На сумматоре 21суммируются содержимое регистра 12 (сумма четырех строк текущего цикла) и остаточное произведение предыдущего цикла, хранимое в регистре...

Номер патента: 849208

Опубликовано: 23.07.1981

Авторы: Ложкин, Мамаев, Шевляков, Яхонтов

МПК: G06F 7/52

Метки: умножения

...строки матрицы, выходы переноса сумматров г-ых столбцов (щ+1)-рй строки матрицы. соединены соответственно с входами второго слагаемого сумматоров (г+1)-ых столбцов, выход суммы сумматора первого столбца щ-ой строки матрицы является выходом (щ+1)-го разряда произведения устройства, а выходы суммы сумматров 1п (щ+1)-ой строки матрицы являются выходами соответственно щ+2, ,щ+и+1 разрядов произведения устройстна, входы переноса сумматоров столбцов 1,ппервой строки матрицы соединены с шиной потенциала логического нуля, а входы переноса сумматорови-го и (и+1)-го столбцов - с шиной потенциала логической единицы.На чертеже приведена схема предлагаемого устройстна.Устройство содержит элементы 1-12 И,сумматоры 13-. 28, первую группу 29...

Номер патента: 849229

Опубликовано: 23.07.1981

Авторы: Дрючин, Кофанов, Степаненко

МПК: G06F 17/18, G06F 7/52

Метки: вычисления, значения, средне-квадратического

...вычислений повторяется.Для предотвращения сбоев в работе устройства, т.е, для повышения его надежности, выход линейного интеграторов подключен также к входу блока 8 переполнения. Если сумма квадратов чисел, хранящаяся в блоке 3 памяти, оказывается больше квадрата максимального числа, записанного в линейном,интеграторе 5, блок 8 формирует сигнал, поступающий на второй вход блока 7. Этот сигнал может быть использован, например, для изменения масштаба входных чисел либо для индикации неправильных вычислений.Блок управления в зависимости от состояния триггера 9 обеспечивает вычисление суммы квадратов или извлечение квадратного кОрня. В первом режиме единичный уровень инверсного выхода триггера 9 открывает схему выбора такта для...

Номер патента: 851404

Опубликовано: 30.07.1981

Авторы: Новичихин, Охотин

МПК: G06F 7/52

Метки: делительное

...нулю, триггер 10 управления опрокидывается, вычитая единицу в реверсивных счетчиках 3 и 11, элементе И 5 и открывая соответстненно элемент И 9. При этом число импульсов, прошедшее через элемент И 5 до опрокидывания триггера 10 будет равноИ = Р е ВСледовательно, на делитель частоты с управляемым коэффициентом 6 деления, коэффициент деления которого равен С, поступают й импульсов. При этом число импульсов, поступившее н счетчик 8, соответственно равно АВ25СПри опрокидывании триггера 10 управления содержимое счетчика 8 результата переписывается н ренерсивный счетчик 7, а первый импульс,прошедший через открытый элемент И 9,сбрасывает счетчик 8 результата внуль и устанавливает триггер управления 10 в исходное состояние. Приэтом элемент И 9...

Номер патента: 851413

Опубликовано: 30.07.1981

Автор: Трашутин

МПК: G06F 7/52

Метки: распределения, случайногопроцесса, функцииплотности

...умножителя 7 соединен со входом блока 8вычисления синусоидальной функции.В Известном устройстве функции этогоблока выполняют фазовый модулятор,фазовый детектор, генератор высокойчастоты и фазовращатель, Выход блока 8 подключен к последовательносоединенным делителю б и усреднителю 9. Выход усреднителя подключенк вертикально отклоняющим пластинамЭЛТ 4,Устройство работает следующимобразом.На первый вход сумматора 5 поступает реализация случайного процесса Х, на второй вход - уровеньаналйза Хот генератора 2 ступен 11чатого напряжения.Уровень напряжения (Х -Х )поступает с выхода сумматора 5 напервый вход умножителя 7, на второйвход которого с формирователя 3поступает напряжение, соответствующее функции з, в результате чего свыхода,умножителя...

Номер патента: 855657

Опубликовано: 15.08.1981

Авторы: Гройсберг, Рохлин

МПК: G06F 7/52

Метки: двоичный, умножитель

...группы, вход 7 инверснойимпульсной последовательности, Прямая и инверсная импульсные последовательности образуются источником 8импульсной последовательности (генератором).Устройство работает следующимобразом. 45При поступлении сигналов с входа5 прямой импульсной последовательности на счетные входы триггеровработает синхронный двоичный счетчик, образованный триггерами 1/15 О1/3 и элементами б/1б/3 И,Переключение триггеров счетчика независимо от номера разряда происходит одновременно по переднему Фронту тактового импульса. В состояние"1" всегда переключается не болееодного триггера, так как на разрешающие входы последующих триггеров поступают сигналы логического "0". Всоответствии с этим поступлениесигналов "1" одновременно на второй...

Номер патента: 857977

Опубликовано: 23.08.1981

Авторы: Цесин, Шостак

МПК: G06F 7/52

Метки: деления, чисел

...или его простого кратного, полученного путем соответствуюгцего сдвига. Коммутатор может быть реализован на элементах И - ИЛИ.На фиг, 3 представлена функциональная схема дешифратора 13 для случая Йф 4.Дешифратор 13 содержитузел 18 управле 20 ния выборкой делителя У, узел 29 управления выборкой двукратного делителя 2 У, узел 30 управления выборкой учетверенного делителя 4 У, узел 31 управления выборкой восьмикратного делителя 8 У и узел 32 управления выбор 25 кой произведения, сформированного на выходе блока 5 умножения. Каждый из этих узлов может быть реализован на элементах И - ИЛИ в соответствии со следующими логическими выражениями:1 Ч:1 ЧЪ ч 5 Ч 7 Ч 9 Ч 11 чЬ Ч 15 Ч(1 ИАО )ЭО или 1 Ч: 1 ЧчЦ 1 чЭ 1 ЧХ3:й ч 14 ч(Ъ,ЛО )4.:Р (...

Номер патента: 860065

Опубликовано: 30.08.1981

Авторы: Ачкасов, Губанов, Крыкин, Лунев, Уханов

МПК: G06F 7/52

Метки: арифметическое

...(1-ый разряд регистра 1 к (21-1)-му разряду ряда сумматоров 9), то на вторые входы ряда.сумматоров 9 подается число равное Ь, ЧерезЯ эти же группы элементов на вторые входы ряда сумматоров 9 с регистра б, в котором хранится квадрат результата (1-1)-го шага, поступает число аа о = 0. На первые входы ряда2сумматоров 9 через открытые ключи, управляемые сигналом шины 16 через элемент ИЛИ 15, со входов матрицы поступает результат произведения 2 аЬ2 ао ЬО, который формируется на регистре 3. На ряде сумматоров 10 производится сравнение квадй рата результата первого шага а а+ + 2 ао Ь + Ь = Ьс подкоренным вылражейием А, хранящимся в регистре 5, В конце первого такта при наличии переноса со = "1" ряда сумматоров 10а а( при а, А ) значение ас...

Номер патента: 868752

Опубликовано: 30.09.1981

Авторы: Барметов, Евтеев

МПК: G06F 7/52

Метки: умножения

...чертеже представлена структурная схема предлагаемого устройства,Устройство содержит генератор 1кратных множимого, комммутаторы 2(4 4 я) . Код множимого (М) подается со входа 5 множимого устройства на вход генератора 1 кратныхмножимого а код множителя - со вхо(Ода б множителя устройства на управляющие входы коммутаторов 2, соответственно группами,по разрядов.На выходах генератора 1 кратных множимогоформируются коды произведений разрядов множимого на все возможные числа 15от О до И (И - максимальное возможноечисло, записываемое 1 разрядамиЮ2 х) . С выходов генератора 1 коды полученных произведений подаютсяна информационные входы коммутаторов2 таким образом, чтобы на входы каждого коммутатора 2 подавались произведения множимого...