G06F 7/52 — для умножения; для деления

Номер патента: 1160401

Опубликовано: 07.06.1985

Автор: Бруфман

МПК: G06F 7/52

Метки: умножения

...содержит группу из (2 +1) триггеров 1, первую группу изКК элементов И-НЕ 2, группу из (2" -2) элементов И 3, вторую группу иэ (2 -1) элементов И-НЕ 4, Ю делителей 5 частоты, М селекторов-мультиплексоров 6 и И входов 7 множителей, причем счетный вход первого триггера 1 группы является входом множительного устройства, счетные входы каждого последующего триггера1 группы соединены с прямым выходом предыдущего, прямойвыход первого триггера 1 группы соединен с входами синхронизации М селекторов-мультиплексоров 6, выходы элементов И 3 группы соединены соответственно с первыми входами элементов И-НГ 4 второй группы начиная с второго, первый вход первого элемента И-НЕ 4 второй группы соединен с инверсным выходом второго триггера 1 группы, выходы...

Номер патента: 1164697

Опубликовано: 30.06.1985

Авторы: Волощенко, Махов, Нечаев, Паулин

МПК: G06F 7/52

Метки: вычислительное

...управляющий вход режима работы которого подключен к третьим входам коммутаторов первой группы, к первым входам коммутаторов второйгруппы, к первым входам коммутаторов и элементов И узла коррекции, к первому входу элемента И устройства,второй вход которого подключен кстаршему разрядному входу первых входов устройства и первому входупервого элемента ИСЮЭЗЧАИЩЕЕ ИЛИ . первой группы, второй вход которого подключен к выходу первого элемента НЕ группы элементов НЕ, входы кото рых подключены соответственно к вторым разрядным входам устройства, старший из второй группы разрядных входов котарого подключен к второму входу первого коммутатора второй группы коммутаторов, третий вход которого подключен к выходу.первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой...

Номер патента: 1164698

Опубликовано: 30.06.1985

Авторы: Дианов, Канивец, Корниенко

МПК: G06F 7/52

Метки: деления

...изобретения - упрощение и повьппение быстродействия устройства.Поставленная цель достигается тем, что в устройстве для деления, содержащем регистры делителя и частного, сумматор, блок управления, счетчик циклов и входные информационные шины, причем выход блока управления соединен с входом счетчика циклов и входом разрешения сдвига регистра частного, блок управления содержит последовательно соединенные триггер и генератор тактовых импульсов, а в устройство введены регистр делимого и коммутатор остатка,причем входные информационные шины устройства соединены соответственно с первой группой информационнгх входов коммутатора остатка и информационными входами регистра делителя, выходы которого соединены с первой группой входов сумматора,...

Номер патента: 1164699

Опубликовано: 30.06.1985

Авторы: Прохоров, Шатилло

МПК: G06F 7/52

Метки: делитель, конвейерный

...к вычислению, в другой -вычислительный процесс, и наоборотПри этом для достижения максимальнойпроизводительности, минимальное чис- З 5ло ячеек в ступени конвейера выбираегся так, чтобы время, .необходимоена подготовку одной ступени конвейера к вычислению, не превышало времени вычислительногопроцесса в другой 40ступени конвейера.В исходном состоянии на управляюЙ), (2), (1)щих входах 2, , 2, 2 , 2установлен сигнал "1", на управляющем входе г, - сигнал "О",Щ45Эти управляющие воздействия в первой и второй ступени конвейера готовят элемент 10 памяти к приему информации о делимом, разрешают работу схемам формирования суммыпервой ступени конвейера и схемеформирования переноса вычислительной ячейки 2-1.Процесс вычисления начинаетсяс подачи на...

Номер патента: 1166100

Опубликовано: 07.07.1985

Авторы: Китаев, Михайлов, Рябков

МПК: G06F 7/52

Метки: деления

...кодового распределителя импульсов и со счетным входом счетчика частного, выход которого является выходом устройства, установочный вход счетчика делимого подключен к шестому выходу кодового распределителя импульсов, счетный.вход триггера соединен с пусковымвходом устройства.На фиг. 1 изображена структурнаясхема устройства для деления 4-разрядного десятичного числа на 3-разрядное на фиг. 2 - пример выполнениякодового распределителя импульсов.Устройство для деления (фиг. 1)содержит тактовый вход 1, пусковойвход 2, блок 3 задания кода делите- Юля, преобразователи 4. 1, 4.2 и 4,3параллельного кода в последовательный соответственно для каждого раз-,ряда делителя, триггер 5, кодовыйраспределитель 6 импульсов, счетчик 157 частного,...

Номер патента: 1166101

Опубликовано: 07.07.1985

Авторы: Долголенко, Кулаков, Луцкий, Порев

МПК: G06F 7/52

Метки: вычисления, произведений, сумм

...иявляются управляющим входом вычисли.тельного элемента четвертого типа,информационный вход триггера суммыявляется входом суммы вычислительного элемента четвертого типа, информационный вход триггера переноса является входом переноса вычислительногоэлемента четвертого типа, выход триг 11 бб является выходом суммы вычислительного элемента пятого типа, выход переноса полусумматора является выходом переноса вычислительного элемента пятого типа, кроме того, вычислительныи элемент шестого типа содержит первый и второй триггеры, триггер суммы, триггер переноса, первый и второй элементы И и одноразрядный сумматор, причем тактовые входы первого и второго триггеров, триггера суммы и триггера переноса объединены и являются управляющим входом...

Номер патента: 1166136

Опубликовано: 07.07.1985

Авторы: Марипов, Филатов

МПК: G06F 17/15, G06F 17/18, G06F 7/06 ...

Метки: координат, максимума, сигнала

...и второго счет. чиков, генератор тактовых импульсов, выход которого соединен с первым входом элемента И, второй вход которого подключен к выходу триггера, выход элемента И соединен с информационным входом первого счетчика, выход старшего разряда которого соединен с информационным входом второго счетчика, информационный выход первого счетчика соединен с входом первого дешифратора, выходы которого соединены соответственно с управляющими входами ключей группы, информационные входы которых подключены соответственно к выходам блока памя-, ти, адресные входы блока памяти подключены соответственно к выходам второго дешифратора, вход которого подключен к информационному выходу второго счетчика, выход старшего разряда которого соединен с...

Номер патента: 1168928

Опубликовано: 23.07.1985

Авторы: Джирквелишвили, Евдокимов, Плющ, Реутов, Стеканов

МПК: G06F 7/52

Метки: коэффициент, постоянный, умножения, числа

...абсолютной величины числа устройства,2ются сигналы Сравнения, которыми сбрасываются управляемые делители 11 - 14 частоты и.через элемент И 3 сбрасывается делитель 2 частоты, После этого на вход 4 поступает знак В =О, который поступает на установочные входы реверсивных счетчиков 27 и 31, на схему 37 сравнения и на первый вход сумматора 5. Знак Х=О с входа 43 поступает на схему 38 сравнения и на второй вход сумматора 6, с выхода которого результат 00 поступает на схему 35 сравнения.Абсолютная величина В =2 с входа 42 поступает на установочные входы реверсивных счетчиков 29 и 33, на схему 38 сравнения и первый вход сумматора 6, Абсолютная величина Х=З с входа 44 поступает на схему 37 сравнения и второй вход сумматора 6, с выхода которого...

Номер патента: 1168929

Опубликовано: 23.07.1985

Авторы: Баранов, Ерема-Еременко, Лезин

МПК: G06F 7/52

Метки: делительное

...НЕ, вход которого соединен с вторым и третьим входами третьего элемента И - ИЛИ, четвертые входы третьего и четвертого элементов И - ИЛИ соединены с выходом седьмого Р-триггера, информационный вход пятого Р-триггера соединен с выходом четвертого элемента И - ИЛИ, второй вход четвертого элемента ИЛИ соединен с первым входом элемента И, вход пуска устройства соединен с входом третьего элемента НЕ, выход которого соединен с четвертым входом второго элемента И в И, пятый й шестой входы которого соединены соответственно с выходами первого и пятого Р-триггеров. 2Блок 13 управления (фиг. 3) содержит Р-триггеры 15 - 21, элементы И - ИЛИ 22 - 25, элементы ИЛИ 26 - 29, элемент И 30, элементы 31 - 33 задержки, элементы НЕ 34- 36, входы 37 и 38...

Номер патента: 1170451

Опубликовано: 30.07.1985

Авторы: Кочергин, Кривенцов, Кульбицкий

МПК: G06F 7/52

Метки: констант, ряд, умножения, числа

...В,БерезкинРедактор М.Келемеш Техред О.Ващишина Корректор Л.Бескид Тираж 710 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Заказ 4705/46 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 1 11704Изобретение относится к цифровойвычислительной технике и предназначается в основном для применения вблоках умножения для систем счисленияс основаниями больше двух, где используется метод кратных множимого.Целью изобретения является повышение быстродействия.На чертеже представлена структурная схема устройства для умножениячисла на ряд констант,Устройство содержит блоки 1.1,1.2, , 1.К формирования кратныхи сумматоры 2.1, 2.2. , 2,(М - 2),где К - количество разрядов...

Номер патента: 1171783

Опубликовано: 07.08.1985

Авторы: Горбенко, Лобанов, Раздобреев, Тимофеев

МПК: G06F 7/52

Метки: величины, вычисления, обратной, цифровое

...соединены с первым входом блока нормализации, второй вход которого соединен с входами 01-1) разрядов входного регистра мантиссы, вход 11 -го младшего разряда которого соединен с третьим входом блока нормализации, прямой выход старшего разряда входного регистра мантиссы соединен с вторыми входа,ми элементов И 01+1)-ой группы, а инверсный выход старшего разряда - с . вторыми входами элементов И (и+2)-ой группы, первый выход блока нормализации соединен с выходом выходного регистра мантиссы, информационные входы которого соединены с выходами элементов ИЛИ второй группы, 1 -е входы -ых элементов ИЛИ которой соединены соответственно с выходами-ых элементов И 1-ой группы, первые входы которых соединены с выходами 1 -го разряда входного...

Номер патента: 1171784

Опубликовано: 07.08.1985

Авторы: Джирквелишвили, Евдокимов, Пивен, Плющ, Реутов

МПК: G06F 7/52

Метки: умножитель

...с выхода которого результат 00 поступает насхему 26 сравнения. На вход 38 поступает абсолютная величина х=2, которая подается на схему 29 сравнения, а также на вход сумматора 5. На вход 39 поступает абсолютная величина у=З, которая подается на схему 28 сравнения, а также на вход сумматора 5, с выхода которого результат 2+3=5 поДается на схему 27 сравнения.После этого схемы 26-29 сравнения вырабатывают сигналы "Больше", которые откроют коммутаторы 10-14 и 16 для поступления импульсов на суммирующие входы реверсивных счетчиков 18-22 и 24 и на. коммутаторы 15 и 17 для поступления импульсов на вычитающие входы реверсивных счетчиков 23 и 25, где насчитываются дополнения. Одновременно снимается сброс со всех делителей частоты и импульсы из...

Номер патента: 1173411

Опубликовано: 15.08.1985

Автор: Ханов

МПК: G06F 7/52

Метки: вычислительное

...устройство в режиме деления параллельного кода напоследовательный код работает сле 15 дующим .образом.По импульсу начальной установки,поступающему на вход 23 устройствапроисходит запись начальных значений в регистры 1,2,3 и 4 и в счет 20 чик 15 с соответствующих входов устройства 20, 16, 17,21 и 22, причем врегистры 2 и 3 записывается код"0", в регистр 1 - код мантиссы делимого М, в старший разряд регист 25 ра 4 - код "1", в остальные разряды - код "0", т.е. в регистр 4 записывается код К, в счетчик 15 -дополнительный код П порядка делихтеля.Код делимого М может изменятьсяЗК ЗКв пределах -- сМ с - ,64 64После начальной установки выполняются +и+1) циклов вычисления,1173411 ПХ=2 Х 8 гд 3где (1 с+1) - число "пустых" разрядов при...

Номер патента: 1173412

Опубликовано: 15.08.1985

Авторы: Боярский, Захаров, Митропольский, Усан, Шнитман, Щенников

МПК: G06F 7/52

Метки: 48-разрядных, величины, вычисления, обратной, чисел

...является повышение точности.На Фиг. 1 представлена схема устройства для вычисления обратной величины 48-разрядных чисел; на фиг. 2 - .схема блока Формирования и суммиро Ования частичных произведений.Устройство для вычисления обратнойвеличины 48-разрядных чисел содержитвходной регистр 1, блок 2 памяти,блоки 3, 4 и 5 умножения, вычитатель 156, сумматор , блок 8 формированияи суммирования частичных произведений, буферные регистры 9-32, выходной регистр 33.Блок 8 Формирования и суммирования 20частичных произведений содержит узлы34-37 умножения, сумматоры 38, 39 и40, регистр 41, входы 42 и 43, выходы 44 и 45,Устройство для вычисления обратной 25величины 48-разрядных чисел работаетследующим образом.Предлагаемое устройство представляет собой...

Номер патента: 1176324

Опубликовано: 30.08.1985

Автор: Глазачев

МПК: G06F 7/52

Метки: делительное

...31.Выходы остатка первого шифратора 1 цифр частного соединены с соответствующими входами остатка второго шифратора 2 цифр частного, выходы которого соединены с первыми входами соответствующих разрядов перво" го и второго регистров 3 и 4 остатка, входы остатка первого шифратора 1 цифр частного соединены с соответствующими вьжодамн первого и второго регистров 3 и 4 остатка, входы кратных делителя первого и второго шифраторов 1 и 2 цифр частного соединены с выходами соответствующих разрядов первого вспомогательного регистра 5, разрядные входы первого и второго шифраторов 1 и 2 цифр .частного. соединены с соответствующими выходами второго вспомогательного регистра 6, входы знака делителя первого и второго шифраторов 1,и 2 цифр частного...

Номер патента: 1176325

Опубликовано: 30.08.1985

Авторы: Барашкова, Кривего, Прокопенко

МПК: G06F 7/52

Метки: умножения

...элементов И 16 и 17 блока20 1 О формируют выходные микрокоманды,В качестве выходной информацииблока микропрограммного управленияявляются: А 1 в .группа разрядов, предназначенная для адресации первогоблока памяти 8; А - группа разрядовдля адресации второго блока памяти 9.;А 5, А - группа адресных разрядовдля управления мультиплексорами 3 и4 соответственно;У 1 У - микрокоман- ды, определяющие режим Запись/Чте 30 пние блоков памяти 8 и 9 соответственно," У - микрокоманда, обеспечивающаявыбор табличного блока умножения 6или табличного блока суммирования 7;У 1, У 5 - микрокоманды, обеспечивающие запись информация соответственно в старшую и младшую группу разря-.дов буферного регистра 5; У - микрокоманда, обеспечивающая сброс...

Номер патента: 1177824

Опубликовано: 07.09.1985

Авторы: Генкин, Кириллов, Пешков, Скворцов, Терентьев

МПК: G06F 7/52

Метки: оценки, процессов, случайных, узкополосных, характеристик

...схема устройства для оценки характеристик узкополосных случайных процессов. Устройство для оценки характеристик узкополосных случайных процессов содержит два канала 1 и 2, каждый из которых содержит компаратор 3, элемент 4 памяти, Формирователь 5 импульсов и аналого-циФровой преобразователь 6, выход которого является 25 соответствующим выходом оценки амплитуды устройства, информационный вход аналого-цифрового преобразователя 6 каждого канала подключен к выходу элемента 4 памяти своего канала, управляющий вход аналого-циФрового преобразователя 6 каждого канала подключен к выходу Формирователя 5 импульсов своего канала, вход которого подключен к выходу компаратора 3 своего канала, первый вход которого объ-З 5 единен с информационным...

Номер патента: 1179321

Опубликовано: 15.09.1985

Авторы: Борисов, Варакин

МПК: G06F 7/52

Метки: деления, интерационного, конвейерное, типа

...третьего .блока умножения, выход которого соединен с входом третьего блока формирования дополнительного кода, выход которого соединен с первым входом пятого блока умножения, выход и второй вход которого соединены соответственно с входом регистра результата и выходом четвертого блока умножения, второй вход которого соединен с выходом второго блока умножения, содержит также шифратор и два блока формирования и суммирования кратных, каждый из которых содержит сумматор с сохранением переносов, сумматор с распространением переносов и четыре коммутатора кратного, причем выход старших разрядов регистра делителя соединен со входом шифратора, выходы которого соединены с управляющими входами соответствующих коммутаторов кратных первого и второго...

Номер патента: 1179322

Опубликовано: 15.09.1985

Авторы: Вариченко, Лотоцкий, Попович, Раков, Томин

МПК: G06F 7/52

Метки: двух, умножения, чисел

...Галуа.Цель изобретения - расширение фун кциональных возможностей устройстваза счет обеспечения дополнительно умножения 1 -разрядных двоичных чиселпо модулю 2 -1, которой отличен отстепени двойки. 15На фиг. 1 схематически показаноустройство для умножения двух чиселфна фиг.2 - схема блока коррекции результата.Устройство для умножения двух чисел (фиг.1) содержит регистры множимого 1 и множителя .2, блок 3 формирования частичных произведений, регистры младших 4 и старших 5 разрядовпроизведения, элемент НЕ 6, первую 7и вторую 8 группу элементов И, и -разрядный сумматор 9, блок 10 коррекциирезультата и блок 11 синхронизации,Блок 10 коррекции результата(фиг.2) содержит й -входовый элемент И 12 и 1 -разрядный сумматор 13.Устройство работает...

Номер патента: 1179372

Опубликовано: 15.09.1985

Автор: Кузьмин

МПК: G06F 17/18, G06F 7/52, G06G 7/19 ...

Метки: многоканальное, модуль, структурной, функции

...вычитания и первый каскад и -каскадной линии 1 задержки, в которой происходит сдвиг сигнала нал лвремя о , где о - время квантования сигнала, равное или меньшее времени корреляции. С выходов каскадов линии 1 задержки сигналы поступают на другие входы блоков (2- 2 ) вычитания. Причем задержка Всигнала, поступающего в-ый канал, с выхода 1 -го каскада щ -каскадной линии 1 задержки равна йБ (СФ 1 ГД,Сигналы с выходов блоков 2-2 вычитания поступают соответственно на входы блоков 3,1-3вычисления модуля, с выходов которых преобразованный сигнал=( поступают соответственно на входы фильтров 41 - 4низкой частоты, на выходе каждого иэ которых получаются сигналы,пропорциональные текущему значению модуль-структурной функции 1.( дХарактерной...

Номер патента: 1180881

Опубликовано: 23.09.1985

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: умножения

...3 произведе ния и входом первого двоичного сумматора 5, первый выход первого преобразователя 6 двоичного кода в десятичный соединен с входом второй тетрады регистра 3 произведения, 55 выходы младшей и старшей тетрад третьего блока 4 умножения третьей строки матрицы соединены соответстванно с входом четвертого двоичного сумматора 5 и входом четвертой тетрады десятичного сумматора 7, выходы разрядов с первого по четвертый десятичного сумматора 7 соединены с входами тетрад соответственно с треть. ей по шестую регистра 3 произведения,В устройстве блоки 4 умноженияматрицы, двоичные сумматоры 5, преобразователи 6 двоичного кода в десятичный и десятичный сумматор 7 являются комбинационными схемами.Блок 4 умножения матрицы предназначен для...

Номер патента: 1180882

Опубликовано: 23.09.1985

Авторы: Золотовский, Коробков

МПК: G06F 7/52

Метки: кодах, обратных, умножения

...5Целью изобретения является повышение быстродействия.На чертеже представлена схема устройства для умножения в обратных кодах. 10Устройство для умножения в обратных кодах содержит вход 1 множимогорегистр 2 множимого, вход 3 множителя, регистр 4 множителя блок 5 элементов И, сумматор 6, блок .7 эле ментов И, регистр 8 результата, тактовый вход 9, выходы 10 и 11 старшей и младшей частей результата,Устройство работает следующим образом. 20Перед началом операции умножения с входа. 1 в регистр 2 записывается обратный код множимого (Хо . ) . С входа 3 в регистр 4 записывается обратный код множителя (У . ) . Ес ли уО, то элементы И 7 заперты (Т 5. =О) . На выходах элементов И 5 формируется конъюкция П = Х . Д У., где Уо - содержимое...

Номер патента: 1182513

Опубликовано: 30.09.1985

Автор: Масленников

МПК: G06F 7/52

Метки: деления, дополнительном, коде, последовательное, чисел

...вход 4 делителя устрой стве, регистр 5 частного (РЧ), вход 6 управления сбросом и блокировки устройства.РДО 1 предназначен для хранения делимого перед выполнением опера ции, а также в первом и вто циклах деления и для хранен ков в последующих циклах.РЧ 5 предназначен для приема, хранения и сдвига результата 2 операции деления.Делитель подается на вход 4 из внешнего запоминающего устройства.Обобщенная структура узла 2 суммирования-вычитания описывается сле дующими выражениями:9.=д О+);сследовательно,3 фв 1: т.к. Р С+) Пш О,31Таким образом, формирование текущего разряда частного осуществляется из соотношения .знака делимого (остатка) и переноса в знаковый разряд, получаемого при суммировании либо вычитании. Так как перенос в знаковый...

Номер патента: 1182514

Опубликовано: 30.09.1985

Авторы: Баканова, Волкова, Головина, Тяпкин

МПК: G06F 7/52

Метки: десятичных, умножения, чисел

...27 и единиц 28, регистры единиц 29 и десятков 30, регистры переносов единиц 31, десятков 32 и сотен 33, регистры единиц 34 и десятков 35 частичного произведения.Блок 6 суммирования содержит 0трехвходовые сумматоры единиц 36 и десятков 37, регистры суммы единиц 38, десятков 39 и сотен 40, регистры переносов единиц 41 и десятков 42.Блок 7 формирования переносов содержит двухвходовые сумматоры приведения переносов единиц 43 и десятков 44, узлы формирования пере-, носов сотен 45 и десятков 46, регистры суммы единиц 47 и десятков 48, регистры переносов единиц 49 и десятков 50, регистры десятичного переноса единиц 51, десятков 52 и сотен53.Блок 8 преобразования двоичногокода результатав десятичный содер 1182514жит преобразователи двоичного...

Номер патента: 1185328

Опубликовано: 15.10.1985

Авторы: Кургаев, Опанасенко

МПК: G06F 7/52

Метки: умножения

...системе счисления с двоичным основанйем или основаниями, равными целой степе ни двух.Цель изобретения - повышение быстродействия устройства.На чертеже приведена блок-схема устройства для умножения. ОУстройство содержит регистр 1 множимого, регистр 2 множителя, мультиплексор 3, группу элементов И 4, буферный регистр 5, группу элементов И 6, элемент НЕ 7, ш блоков 8 пере множения, сумматор 9, группу элементов И 10, демультиплексор 11, регистр 12 произведения,первый счетчик 13, элемент задержки 14, второй счетчик 15, схему 16 сравнения, элемент И 17 20 и регистр 18 числа тактов.Мультиплексор 3 может быть построен на основе интегральных схем 531 КП 2, демультиплексор 11 - на основе К 531 ИД 14 П, в качестве блоков 8 пе ремножения могут быть...

Номер патента: 1191907

Опубликовано: 15.11.1985

Авторы: Грузных, Дмитриев

МПК: G06F 7/52

Метки: двоичных, дополнительном, коде, умножения, чисел

...выходами соответственно 12, 13 и 14 подключены в соответствии со значениями своих весов с входами одноразрядных су маторов 2 матрицы. Входы эле- З 0 ментов И 1 матрицы соединены с входами Ь и 7. Входы сумматора 5 по мо; дулю два подключены к входам 8 и 9. Информационные входы преобразователей 3 и 4 соединены соответственно с входами Ь и 7, а входы управления включением - с входами 9 и 8. Выходы суммы последних в каждом столбце сумматоров 2 матрицы соединены с выходами 1 О. Выход 40 сумматора 5 по модулю два подключен к выходу 11.Устройство работает следующим образом.В прямом коде при выполнении опе рации умножения осуществляется умножение модулей по формуле)Е) = х 1 1 у 1. (1)Знак результата умножения определяется иэ выражениязхп Е...

Номер патента: 1193667

Опубликовано: 23.11.1985

Авторы: Лопато, Шостак

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...- повышениебыстродействия устройства,На чертеже изображена структурная схема предлагаемого устройствадля умноженияЬ-разряднык чисел( для случая ь= 4).Устройство содержит регистр 1множимого, регистр 2 множителя,накапливающий сумматор 3 (выполненныйв виде сумматора с запоминаниемпереносов ), комбинационный сумматор4, группу элементов ИЛИ 5, матрицуэлементов И 6, группу элементов И 7группу элементов 8 задержки, .элементИЛИ 9, вход 10 начала операции,выход 11 конца операции,Устройство работает следующимобразом.Пусть требуется умножить и-разрядное множимое Х на и-разрядныймножитель 7 = 747 5 УУ= 1010. В исходном состояний в регистре 1 множимого хранится двоичный код числаХ без знака, в регистре 2 множителя - двоичный код числа У без...

Номер патента: 1193668

Опубликовано: 23.11.1985

Авторы: Биушкин, Герасимов

МПК: G06F 7/52

Метки: умножения

...схема блока управления,Устройство содержит регистр 1 20множимого регистр 2 множителя, первый регистр. 3 произведения, умножитель 4, вычитатель 5, коммутатор 6,схему 7 сравнения, блок 8 управления,входы мнбжимого 9 и множителя 1 О устройства, выход 11 результата устройства, входы начальной установки 12, пуска 13, тактовых импульсов14 устройства, выход 15 подтверждения приема операндов устройства,блок 16 памяти, второй регистр 17произведения, вход 18 подтверждениявыдачи результата устройства, выходы готовности 19 результата и готовности 20 к приему операндов устройства 30 Блок управления содержит элементы ИЛИ 21-23, элемент ИЛИ-НЕ 24, ,элемент И 25элемент 26 задержки, триггеры 27-30, вход 31 и выходы 32 ф 1 и ЭЭ блока...

Номер патента: 1196853

Опубликовано: 07.12.1985

Авторы: Нозик, Шостак

МПК: G06F 7/52

Метки: величины, вычисления, обратной

...состоящую из десяти умножителей 1-10 и десяти сумматоров11-20, вычитатель 21, преобразователь 22 избыточного кода в двоичный, четыре преобразователя 23-26двоичного кода в обратный, вход 27кодазначения числа "2" устройства,вход 28 операнда устройства, выход 29результата устройства.Алгоритм вычисления обратной величины заключается в следующем.Пусть исходный операнд А=О,а агааа а - нормализованная двоичная5 6дробь, а значение его обратной величины представляется в виде 10 А - КР й Кг Р 5 Р 5 ь где д я избыточная цифра обратной величины Я(0145),Из условия АфЯ = 1 находятся выражения для определения значений избыточных цифр обратной величины, Для этого необходимо приравнять значения сумм соответствующих разрядных произведений...

Номер патента: 1198512

Опубликовано: 15.12.1985

Автор: Глазачев

МПК: G06F 7/52

Метки: делительное

...первым входом первого элемента ИЛИ, выход шестого элемента И соединен с вторым входом первого элемента ИЛИ, выход триггера Т+1 состояния соединен с вторым входом седьмого элемента И и с третьим инверсным входом шестого элемента И, выход многовходового элемента ИЛИ соединен с вторым входом пятого элемента И, с четвертым инверсным входом шестого элемента И и с третьим инверсным входом второго элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с информационным входом триггера Т+1 состояния, с входом управления счетом считчика считывания и с последовательным выходом первого регистра, выходы разрядовпервого регистра соединены с соответствующими входами многовходового элемента...