Устройство для умножения

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 28.11.79 (21) 2844515/18-24 (51)М. Кл.З Союз Советских Социалистических Республикс присоединением заявки М 3Государственный комитет СССР но делам изобретений и открытийДата опубликования описания 23. 0781 Г ";. Ю.Н. Ложкин, А.А. Мамаев, Д.Г. Шевлякови Р.Д. Яхонтов д(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислителей, предназначенных для цифровой обработки сигналов в реальном масштабе времени.Известны устройства умножения, состоящие из регистра множителя, регистра множимого и накапливающего сумматора 1 .Недостатком данных устройств является низкое быстродействие.Известно устройство умножения, содержащее матрицу вхп элементов И (н и в - число информационных раз рядов первого и второго сомножителей соответственно), матрицу (в)х и сумматоров, при этом первые входы элементов И каждой строки матрицы объединены и являются входами соот ветствующих разрядов первого операн. да устройства, вторые входы элементов И каждого. столбца матрицы объединены и являются входами соответствующих разрядов второго операнда устройства, выходы элементов И 6 -го столбца ( 6 = 2в) матрицы соединены соответственно с входами первого слагаемого сумматоров (е -1)-ой строки матрицы, выходы (г+1)-ых эле30 ментов И (г = 1, ,и) первого столбца матрицы соединены с входами второго слагаемого сумматоров г-ых столбцов первой строки, выход элемента И первой строки первого столбца матрицы является выходом первого разряда произведения устройства, выходы сумматоров первого. столбца матрицы являются соответственно выходами разрядов 2е произведения устройства, выходы переноса сум" маторов (3-1)-го столбца матрицы соединены с соответствующими входами сумматоров 6 -ой строки матрицы, выходы суммы (г+1-ых сумматоров (-1)-ой строки матрицы соединены с входами второго слагаемого соответственно сумматоров г-ых столбцов 6-ой строки матрицы 2.Недостаток известного устройства заключается в отсутствии возможности умножения чисел, представленных допол-. нительным кодом..Цель изобретения - расширениефункциональных возможностей устройства за счет умножения операндов, пред.- ставленных дополнительным кодом.Поставленная цель достигается тем, что устройство, содержащее матрицу ю,п элементов И (и и в-число информационных разрядов первого и второго сомножителей соотнетстненно)матРицу (щ) и сумматоров, при этом первые входы элементов Й каждойтроки матрицы объединены и являютсяходами соответствующих разрядов, 5 первого операнда устройства, вторые входы элементов И каждого столбца матрицы объединены и являются входами соответствующих разрядов второго операнда устройства, выходы эле 10 ментов И И -го столбца (8 = 2щ) матрицы соединены соответственно с входами нервого слагаемого сумматоров (6 -1)-ой строки матрицы, выходы (г+1)-ых элементов И (г=1,,и) первого столбца матрицы соединены 15 с входами второго слагаемого сумматоров г-ых столбцов первой строки, выход элемента И первой строки первого столбца матрицы является выходом первого разряда произведения 20 устройства, выходы сумматоров первого столбца матрицы являются соответственно выходами разрядов 2щ произведения устройства, выходы переноса сумматоров (Ь)-го столбца матрицы соединены с соответствующими входами сумматорон 6 -ой строки матрицы, выходы суммы (г+1)-ых сумматоров (6-1)-ой строки матрицы соединены с входами второго слагаемого соответственно сумматоров г-ых столбцов В -ой строки матрицы, дополнительно содержит первую группы из и элементов И-НЕ, вторую группу из щ элементов И-НЕ, элемент И, а также содержит в матрице дополнительные щ-ую и (щ+1)-ую строки по и сумматоров, причем первые входы элементов И-НЕ первой группы соединены с входами соответствующих разрядов первого операнда устройства, вторые входы - 40 с входом знакового разряда второго операнда устройства, первые входы элементов И-НЕ второй группы соединены с нходами соответствующих разрядов второго операнда устройства, а вторые 4 входы - с входом знакового разряда первого операнда устройства, первыйи второй входы элемента И соединейы с входами знаковых разрядов соответственно парного и второго операндов, выходы элементов И-НЕ первой группы соединены соответственно с входами первого слагаемого сумматоров щ-ой строки матрицы, выходы элементов И-НЕ второй группы соединены соответственно с входами второго слагаемого сум маторов и-го столбца матрицы, выход элемента И соединен с первым входом сумматора и-го столбца (гп 1) -ой строки матрицы, выходы переноса сумматоров (щ)-ой и щ-ой строк бО соединены с соответствующими входами сумматоров соответственно щ-ой и (щ+1)-ой строк матрицы, выходы суммы сумматоров (г+1)-ых столбцов (щ)-ой строки матрицы соединены с д входами второго слагаемого соответствующих сумматоров г-ых столбцов щ-вй строки матрицы, выходы суммы сумматоров (г+1)-ых столбцов щ-ой строки матрицы - с входами второго слагаемого сумматоров г-ых столбцов (щ+1)-ой строки матрицы, выходы переноса сумматров г-ых столбцов (щ+1)-рй строки матрицы. соединены соответственно с входами второго слагаемого сумматоров (г+1)-ых столбцов, выход суммы сумматора первого столбца щ-ой строки матрицы является выходом (щ+1)-го разряда произведения устройства, а выходы суммы сумматров 1п (щ+1)-ой строки матрицы являются выходами соответственно щ+2, ,щ+и+1 разрядов произведения устройстна, входы переноса сумматоров столбцов 1,ппервой строки матрицы соединены с шиной потенциала логического нуля, а входы переноса сумматорови-го и (и+1)-го столбцов - с шиной потенциала логической единицы.На чертеже приведена схема предлагаемого устройстна.Устройство содержит элементы 1-12 И,сумматоры 13-. 28, первую группу 29 элементов 30-33 И-НЕ, вторую группу 34 элементов 35-37 И-НЕ и элемент 38 И.Матрица сумматоров содержит щ+1 строк, н каждой строке имеется и сумматоров (и) щ).Устройство работает следующим образом.Входные числа (сомножители) и виде сигналов параллельного кода поступают на входы х О х и и уо,угп элементов 1-12 и 38 Й и элементов 30-33 и 35-37 И-НЕ (и и щ - количество разрядов соответственно первого и второго сомножителей. С выхода элементов 1-12 и 38 И и элементов 30-33 и 35-37 И-НЕ сигналы логических произведений вида хп к уп, ,.гдеи ) принимают соответствейно значения от О до и и от 0 до щ, посту- . пают на входы сумматоров, причемсигналы вида х- к у,и ху п 1 , где к меняется от 1 до и и ) - от 1 до щ, поступают на входы сумматоров с выходов элементов И-НЕ. При сложении сигналов по вертикальным столбцам на выходах р ,вр+,и образуются сигналы, являющиеся разрядами выходного числа - произведения хуИнвертирование сигналов видаи В,пап-и а также добавление сигналов логической единицы в щ-ом и и-ом разрядах выходного числа позволяют обойтись только операциями суммирования. Произнедение, получаемое на выходах р ,врпп 1 в выражается формулойхч=х ч +2 2 х ч +е 2. х чф-к -3 ф -1 -км р й 4+я- + с"х+-".К=1Предлагаемый матричный умножитель содержит сумматоры только одного типа, что существенно упрощает практическое построение устройства, расши ряя его функциональные возможности. Формула изобретенияУстройство для умножения, содержащее матрицу вп элементов И (и и в -число информационных разрядов первогои второго сомножителей соответственно), матрицу (а)х и сумматоров,приэтом первые входы элементов И каждойстроки матрицы объединены и являютсявходами соответствующих разрядов первого операнда устройства, вторыевходы элементов И каждого столбцаматрицы объединены и являются входами .соответствующих разрядов второгооперанда устройства, выходы элементов И Ю -го столбца (6 = 2в)матрицы соединены соответственно свходами первого слагаемого сумматоров(г+1)-ых элементов И (г=1 ,и) 25первого столбца матрицы соединеныс входами второго слагаемого сумма,торов г-ых столбцов первой строки,выход элемента И первой строки первого столбца матрицы является выходомпервого разряда произведения устройства, выходы сумматоров первогостолбца матрицы являются соответственно выходами разрядов 2в произведения устройства, выходы переноса З 5сумматоров (0 -1)-го столбца матрицысоединены с соответствующими входамисумматоров 8 -ой строки матрицы,выходы суммы (г+1)-ых сумматоров(6 -1)-ой строки матрицы соединеныс входами второго слагаемого соответственно сумматоров г-ых столбцов .3-ой строки матрицы, о т л и ч а ю- .щ е е с я тем, что, с целью расширения функциональных воэможностейза счет умножения операндов, представленных дополнительным кодом, оносодержит первую группу из и элементов И-НЕ, вторую группу из щ элементов И-НЕ, элемент И, а также содержитв матрице дополнительные в"ую и 5 О(в+1)-ую строки по и сумматороь,причем первые входы элементов И-НЕ первой группы соединены с входами соответствующих разрядов первого операнда устройства, вторые входы - с входом знакового разряда второгооперан 1,да устройства, первые входы элементов И.-НЕ второй группы соединеныс входами соответствующих разрядоввторого операнда устройства, а вторыевходы - с входом знакового разрядапервого операнда устройства, первыйи второй входы элемента И соединеныс входами знаковых разрядов соответственно нервого и второго операндов,выходы элементов И-НЕ первой группысоединены соответственно с входамипервого слагаемого сумматоров в-ойстроки матрицы, выходы элементов И-НЕвторой группы соединены соответственно с входами второго слагаемогосумматоров и-го столбца матрицы,выход элемента И соединен с первымвходом сумматора п-го столбца(щ+1)-ой строки матрицы, выходыпереноса сумматоров (в)-ой и в-ойстрок соединены с соответствующимивходами сумматоров соответственнов-ой и (в+1)-ой строк матрицы, выходы суммы сумматоров (г+1)-ых столбцов (е)-ой строки матрицы соединены с входами второго слагаемого соответствующих сумматоров г-ых столбцов в-ой строки матрицы, выходы суммы сумматоров (г+1)-х столбцов е-ойстроки матрицы - с входами второгослагаемого сумматоров г-ых столбцов(в+1)-ой строки матрицы, выходы переноса сумматоров г-ых столбцов(в+1)-ой строки матрицы соединенысоответственно с входами второго слагаемого сумматоров (г+1)-ых столбцов, выход суммы сумматора первогостолбца е-ой строки матрицы является выходом (в+1)-го оазояда произведения устройства, а выходы суммысумматоров 1,.и, (в+1)-ой строкиматрицы являются выходами соответственно в+2,в+и+1 разрядов произведения устройства, входы переносасумматоров .столбцов 1ппервойстроки матрицы соединены с шиной потенциала логического нуля, а входыпереноса сумматоров и-го (п+1)-гостолбцов - с шиной потенциала логической единицы. Источники информации,принятые во внимание при экспертизе1. Соловьев Г.Н. Арифметическиеустройства ЭВМ; М., "Энергия", 1978,с, 129.2. Карцев М.А. Арифметика цифровыхмашин. М., "Наука", 1969, с. 438