Устройство для умножения чисел

55 бО б 5 торого соединен со вторым входом элемента ИЛИ, вход третьего регистра соединен со вторым входом второго элемента И, первым входом шестого элемента И и выходом третьего регистра, выход шестого элемента Исоединен с первым входом сумматоравторой вход четвертого элемента Исоединен с выходом седьмого элементаИ, первый вход которого соединен совторыми входами соответственно первого, второго, третьего, пятого ишестого элементов И и второй тактовой шиной устройства, третьи входывторого и третьего элементов и второй вход седьмого элемента И соединены с управляющим входом устройства.В таблице представлено состояниерегистров и элементов устройства привычислении произведения 0,110 хх 1,011 = 1,010010, на чертежефункциональная схема предлагаемого устройства для умножения чисел,Устройство содержит первый регистр 1 (произведения), сумматор 2,второй регистр 3 (множителя), триггер4, первую тактовую шину 5, первыйвторой, третий и четвертые элементыИ б, 7, 8 и 9, элемент ИЛИ 10, пятыйи шестой элементы И 11 и 12, третийрегистр 13 (множимого), седьмой элемент И 14, вторую тактовую шину 15и управляющий вход 1 б устройства.Устройство содержит и-разрядныерегистры 1 произведения, множителя3 и множимого 13 (и-разрядность сомножителей, включая знаковый разряд),одноразрядный сумматор 2 последовательного действия, выход которогосоединен со входом регистра 1 произведения, синхронизируемый О-триггер4 умножения, О-вход которого подключен к выходу первого разряда регистра 3, С-вход - к первой тактовой шине 5. Выход триггера 4 через элементИ б подключен ко второму входу сумматора 2, а через второй элемент И 7связан с первым входом сумматора 2,выход второго разряда регистра 1 через элемент И 8 соединен со входомэлемента ИЛИ 10, выход которого подведен ко входу регистра 3. Первыйвход элемента И 11 связан с выходомвторого разряда регистра З,выход ивход регистра 13 объединены и черезэлементы И 7 и 12 соединены с первым,входом сумматора 2, выход второгоразряда регистра 1 через элемент И,9 подключен ко второму входу сумматора 4, вход ЗАПРЕТА элемента И 9к выходу элемента И 14, входы элементов И б) 8, 12 и 14 и входы ЗАПРЕТАэлементов И 7 и 11 - к тактовой шине15, входы элементов И б, 12 и 14и входы ЗАПРЕТА элементов И 7 и 8подведены к управляющему входу 16устройства,Работа устройства осуществляетсяпо циклам, равным циклам цирку внии 5 О 15 20 25 ЗО 35 40 45 информации в регистрах 1, 3 и 13,длительность которых равна и тактов, Когда на выходах первого разряда динамических регистров в режиме хранения находятся первые разряды записанных в них чисел, на первой тактирующей шине 5 появляется единичный .сигнал Т 1) соответствующий началу цикла.Когда на выходах первого разряда находятся последние разряды чисел, на второй тактирующей шине 15 появляется единичный сигнал Т 1) соответствующий концу цикла. Умножение двух чисел осуществляется за и циклов. На время последнего и цикла умножения на управляющем входе 1 б устройства действует единичный сигнал. В исходном состоянии в регистрах 1, 3 и 13 записаны прямые коды множителя и множимого младшими разрядами вперед, знаки в последних и-х разрядах, в регистре 1 записан нулевой код ,(цепи записи и хранения кодов в регистрах на чертеже не показаны). На время умножения цепь циркуляции регистра 3 замыкается со второго разряда через элементы 11 или 10 на свой вход, В последнем такте каждого цикла цепь циркуляции размыкается сигналом Тп (шина 15), поступающим на вход ЗАПРЕТА элемента И 11, Такая коммутация цепи циркуляции регистра 3 обеспечивает поступление на О-вход триггера 4 умножения в первом такте. каждого 1-го цикла умножения ( = 1,2, ,и) 1-го разряда множителя и записи его по сигналу Т 1 (шина 5) на триггер 4, который управляет выдачей на вход сумматора 2 кодамножимого в 1-м цикле умножения. В первых (и) циклах умножения по единичному состоянию триггера 4 на первый вход сумматора 2 через элемент И 7 поступает код множимого, по нулевому состоянию - нулевой код, в пос-. ледних тактах сигналом Т и (шина 15)блокируется поступление на вход сумматора 2 знака множимого. Цепь циркуляции регистра 1 в первых (и) циклах умножения замыкается со второго разряда через элемент И 9 и через сумматор 2 на свой вход. Такая коммутация регистра 1 обеспечивает запись в нем.сформированных на сумматоре 2 частичных произведений и подачу на второй вход сумматора 2 в каждом 1-м цикле (1-1)-го частичного произведения, сдвинутого на (1-1) разрядов вправо. Выдвигаемая вправо младшая цифра 1-го частичного произведения в и-м такте каждого 1-го цикла (кроме последнего и-го цикла) через элементы И 8 и ИЛИ 10 записывается в освобождающиеся разряды регистра 3. Блокировка такой записи в и-м цикле осуществляется сигналом с шины 1 б, поступакщим на вход ЗАПРЕ 1 Ъ элемента И 8, и объясняется тем, чтопоследний и-ый цикл является цикломобработки знаков,В последнем и-м цикле подача множимого на первый вход сумматора 2 через элемент И 7 блокируется единичным сигналом с шины 16, подаваемымна вход ЗАПРЕТА элемента И 7, н и-мтакте по сигналу Ти через элемент И12 на первый вход сумматора 2 поступает знак множимого. Знак множителяв и-м такте и-го цикла поступаетна второй вход сумматора 2 с выхода триггера 4 умножения через элемент И б. Следовательно, на выходесумматора 2 в и-м такте последнегоцикла формируется знак результатакак сумма по модулю два знаков множителя и множимсго, при этом в и-мтакте последнего цикла переноса иэ(и)-го разряда быть не может, таккак на первый вход сумматора в первых (и) тактах поступают нули, ацепь циркуляции регистра 1 в и-мтакте и-го цикла блокируется сигналом с выхода элемента И 14, поступающим на вход ЗАПРЕТА элемента И 9,Таким образом, н первых (и)циклах умножения формируется произ-ведение, младшие разряды которого записаны в регистре множителя, старшие - в регистре произведения, ви-м цикле - знак произведения.ЭфФективность предлагаемого устройства заключается в упрощении егоза счет сокращения аппаратурныхзатрат и повышении быстродействияустройства Известное и предлагаемоеустройство содержат примерно равноеколичество логических элементов Ии ИЛИ. В известном устройстве используются три динамических регистра разрядностью (и+1), в предлагаемом устройстве разрядность регистров равнаи. Кроме того, н предлагаемом устройстве отсутствуют триггеры знака изапоминания младших разрядов произведения. Следовательно)выигрыш воборудовании по сравнению с известным устройством составляет величинуЬ 2% .р+ ЪЧЦр В ргде Я, - аппаратурные затраты натриггер;Ч - аппаратурные затраты наРодин разряд динамического регистра;И,Р - затраты на схему обьединения кодов знака и результата.Цикл работы схемы известного устройства составляет (и+1) такт и не равен циклу хранения информации в других регистрах вычислительного устройства, н состав которого оно может нходить, т.е. цикл работы схемы известного устройства отличается от машинного цикла. Это потребует дополнительных аппаратурных затрат при 1 п остроении блока управления, н частности на построение счетчика тактов, В предлагаемом устройстве цикл работы .схемы совпадает с машинным циклом, что дает возможность испольэовать общие для вычислительного устройства таКтирующие сигналы Ти ТП. Умножение в известном устройстве осуществляется за (и+1)и такт, в предлагаемомустройстве - за итактов.Таким образом, время выполнения Ооперации умножения в предлагаемом устройстве уменьшается на один цикл.формула изобретенияУстройство для умножения чисел,содержащее регистры, сумматор,триггер, элементы И и элемент ИЛИ,о т - 20 л и ч а ю щ е е с я тем, что, сцелью упрощения устройства и увеличения быстродействия, вход первогорегистра, соединен с выходом сумматора, выход первого разряда нторсгорегистра соединен с первым входомтриггера, второй вход которого соединен с первой тактовой шиной устройства, а выход " с первыми входами первого и второго элементов И, выходыкоторых подключены соответственнок первому и второму входу сумматора,выход второго разряда первого регистра соединен с первым входом третьего элемента И и первым входом четвертого элемента И, выход которого соединен со вторым входом сумматора,выход третьего элемента И соединен спервыч входом элемента ИЛИ, выход ко.торого подключен ко входу второгорегистра, второй разряд которого сое динен с первым входом пятого элемента И, выход которого соединен со вторым входом элемента ИЛИ, вход третьего регистра соединен со вторым входомвторого. элемента И, первым входом 45 шестого элемента И и выходом третьего регистра, выход шестого элементаИ,соединен с первым входом сумматора,второй вход четвертого элемента Исоединен с выходом седьмого элемента 5 О И, перный вход которого соединен совторыми входами соответственно первого, второго, третьего, пятого ишестого элементов И и второй такто,вой шиной устройства, третьи входывторого и третьего элементов И и второй вход седьмого элемента И соединены с управляющим входом устройства.Источники информации,принятые во внимание при, экспертизе1. Авторское свидетельстно СССРР 608157, кл, С 06 Г 7/39, 1976.2. Соловьев 1.Н. Арифметическиеустройства ЭВМ. М., "Энергия", 1978,с, 123 (прототип).филиал ППП "Патент", г. ужгород, улПроектная, 4 аказ 1467/64Тираж 745 ВНИИПИ Государственного по делам изобретений 113035, Москва, 3-35, РПодписноекомитета СССРи открытийушская наб., д. 45